CN112272130A - 半导体测试机通信总线系统 - Google Patents

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Abstract

本发明公开了一种半导体测试机通信总线系统，包括通过接口总线连接的主控计算机和至少一个测试资源板卡。主控计算机的中央处理器连接有FPGA交换芯片，FPGA交换芯片与每个测试资源板卡之间都建立有用于进行数据交互的物理传输链路。本发明的半导体测试机通信总线系统具有高带宽，强实时，高负载能力，能够满足半导体芯片/晶圆测试过程中的大量数据交换和传输需求，提高测试效率，降低测试成本。

Description

半导体测试机通信总线系统
技术领域
本发明涉及通信总线技术领域，尤其涉及一种高带宽强实时半导体测试机通信总线系统。
背景技术
半导体自动化测试设备是根据IC测试需求，利用测试机台资源进行半导体芯片/晶圆的电气参数及逻辑功能测试，以判定芯片质量和等级的自动化设备。半导体自动化测试系统一般都是由主控计算机、测试机台、测试资源板卡和待测芯片接口板组成，通过接口总线的方式连接到一起。用户在主控计算机上运行特定的测试程序，控制测试机台的资源板卡来对待测芯片进行输出激励信号并测量待测芯片的反馈信号，通过判读反馈信号和预期结果是否一致来确定芯片/晶圆的品质优劣。
现有测试机台的通信总线一般都是通过常规计算机总线技术来实现，常见形式有以太网总线，USB3.0总线，CPCI总线，SPCI总线，IIS总线等。这些总线的形式都是主控计算机系统比较常见的总线接口形式，其优势在于通用性强，有完善的协议支持和软硬件实现方案，但这些总线大多为了通用计算机外设扩展而设计，不能满足半导体自动化测试设备高带宽、强实时性的通信需求。特别是目前数字IC芯片的规模和工作频率不断提高，通用总线技术在测试效率及测试精度上不能满足半导体芯片/晶圆测试的要求。
以数字IC芯片测试为例，测试过程中需要频繁更新测试数据，大量的测试数据从几十千字节(KB)到几十兆字节(MB)不等。测试数据的传输和切换时间要求在几个毫秒内完成，短时总线带宽的需求可达每秒数十吉比特位(Gbps)以上。常见的以太网总线理论速率是1Gbps，USB3.0的总线理论通信速率5.0Gbps，SPI/IIS总线的传输速率都小于每秒几十兆比特位(Mbps)左右。因此在高速测试数据的下载/上传时，传统总线的通信速率不能满足半导体芯片/晶圆测试要求。低速率的总线会带来测试时间的增加，从而增加测试成本。
测试机台功能模块种类众多，典型的一个测试过程就需要使用十几种测试资源，同时还需要数十到数百个通道。通用总线的负载能力一般都是为通用计算机服务的，能力有限。当接入的功能模块较多时，每个功能模块都会占用相应的带宽。当多个功能模块的总带宽超过总线的带宽时，总线传输的性能就会大幅下降。特别是在大量资源板卡的接入场景中，通用总线的扩展十分困难。
此外，数字IC芯片测试对数据传输的实时性是强实时要求，数据传输延时是要求确定的延时时间。传统的传输总线在设计时更多考虑的是传输的效率和传输带宽的有效利用率，而由于传输容错设计等方面的限制则很难保证传输的实时性。例如通过以太网总线传输的数据包延时就是不确定的，从几十个毫秒到几秒都有可能出现。这个延时与很多因素有关，软件很难准确控制这个时间。对于常规的网络应用这个延时不是关键指标，但在半导体芯片/晶圆测试中，每个时钟节拍测试机台应发出的激励信号和芯片产生的反馈信号都是有确定时序的。如果传输总线不能保证数据传输的确定延时和精度，在半导体芯片/晶圆测试过程中，就不能保证高精度的同步要求。这样的测试机台只能测试低端、低速率半导体产品/晶圆产品。
发明内容
本发明的目的在于提供一种具有高带宽、强实时、高负载能力的半导体测试机通信总线系统，能够整体提升半导体芯片测试机台的能力，提高测试效率，降低测试成本。
为实现上述目的，本发明采用的技术方案是：
一种半导体测试机通信总线系统，包括通过接口总线连接的主控计算机和至少一个测试资源板卡，其特征在于，所述主控计算机的中央处理器连接有FPGA交换芯片，所述FPGA交换芯片与每个测试资源板卡之间都建立有用于进行数据交互的物理传输链路。
根据本发明一优选实施例，所述主控计算机的中央处理器通过PCIE总线接口与FPGA交换芯片连接。
根据本发明一优选实施例，所述FPGA交换芯片内部采用星型交换网络拓扑结构，所述主控计算机位于所述星型拓扑结构的中央。
根据本发明一优选实施例，所述FPGA交换芯片与每个测试资源板卡之间还建立有多路硬件中断信号传输链路。
根据本发明一优选实施例，所述半导体测试机通信总线系统还包括至少一个测试机台，每个测试机台包括至少一个设备槽位，所述至少一个测试资源板卡位于所述至少一个测试机台中的槽位中，每个测试资源板卡包括至少一个功能模块，所述FPGA交换芯片通过每个测试机台的机头连接到测试资源板卡。
根据本发明一优选实施例，所述通信总线系统内的测试机台、测试资源板卡、功能模块按照测试机台的机头地址、测试机台中设备槽位的槽位地址、功能模块的功能地址进行三级寻址编码，系统内对测试资源板卡中功能模块的访问通过编码地址进行。
根据本发明一优选实施例，所述通信总线系统支持对系统内的测试机台、测试资源板卡以及功能模块进行广播。
根据本发明一优选实施例，所述通信总线系统支持对系统内的测试机台、测试资源板卡以及功能模块进行组播。
根据本发明一优选实施例，所述通信总线系统建立有传输异常反馈机制，当传输过程出现异常时，传输接收端通过硬件反馈通道把错误信息反馈到传输发送端，所述硬件反馈通道支持表示不同错误类型的多种编码方式。
根据本发明一优选实施例，所述通信总线系统支持直接地址映射的寄存器访问方式，在直接地址映射的寄存器访问方式中，测试资源板卡的寄存器直接映射到系统地址空间，用户对系统中的测试资源板卡的功能模块进行直接寄存器访问。
本发明的半导体测试机通信总线系统利用FPGA交换芯片与每个测试资源板卡之间建立专用的物理传输链路，满足高带宽的数据交互需求，系统传输性能大大提高。
更进一步的，通信总线系统通过FPGA交换芯片实现星型拓扑的通信交换架构，能够实时处理各测试资源板卡的数据交换，可以方便的扩充测试资源板卡的数量，满足大规模的芯片/晶圆测试需求。
更进一步的，本发明的通信总线系统利用机头地址、槽位地址和功能地址的三级地址寻址方式，实现多个测试机台级联的测试模式，有效提升了系统负载能力和测试效率。
更进一步的，本发明的通信总线系统支持广播和组播的访问方式，完成对多个测试资源板卡的并发访问，成倍提高访问效率。
更进一步的，本发明的通信总线系统具有通信异常处理机制，通过专用的硬件反馈通道反馈出错的信息，满足传输容错设计要求。
更进一步的，本发明的通信总线系统支持直接地址映射的寄存器访问方法，访问物理上非本地资源，提高了数据访问效率，满足强实时性访问要求。
附图说明
参照附图，本发明的公开内容将变得更易理解。本领域技术人员容易理解的是，这些附图仅仅用于举例说明本发明的技术方案，而并非意在对本发明的保护范围构成限定。图中：
图1为根据本发明测试半导体芯片/晶圆时的原理框图；
图2为根据本发明的实施例的通信总线中传输的数据包包头中的地址字段格式。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚，下面结合附图和具体实施例对本发明进行详细描述。
如图1所示的本发明实施例中，示出本发明的半导体测试机通信总线系统，包括通过接口总线连接的主控计算机和一个以上测试资源板卡，主控计算机用于运行特定的测试程序，控制各个测试资源板卡对待测半导体芯片/晶圆输出激励信号并测量待测半导体芯片/晶圆的反馈信号，通过判读反馈信号与预期结果的一致性确定芯片/晶圆的品质优劣。所述的主控计算机的中央处理器通过PCIE总线接口连接一个高性能的FPGA交换芯片，用于处理系统硬件间数据传输交换，所述的FPGA交换芯片与每个测试资源板卡之间都建立有专用的物理传输链路，以满足高带宽的数据交互需求，其传输性能可达40Gbsp。
根据本发明实施例的半导体测试机通信总线系统还可以包括至少一个测试机台。每个测试机台内部具有至少一个设备槽位，用于与一个测试资源板卡连接。FPGA交换芯片通过测试机台的机头连接至测试资源板卡。每个测试资源板可以包括至少一个功能模块，用于实现相应的测试功能。根据一具体实施例，总线系统可以包括例如三个测试机台，每个测试机台可以包括三个测试资源板卡，每个测试资源板卡可以包括四个功能模块。应当理解的是，测试机台的数量、每个测试机台包括的测试资源板卡的数量、以及每个测试资源板卡包括的功能模块的数量都是可以根据产品规格或测试需求而自由设定的。
本实施例中，FPGA交换芯片内部采用星型交换网络拓扑结构，主控计算机位于星型拓扑结构的中央。FPGA交换芯片可以实时处理各测试资源板卡的数据路由及数据交换，其内部交换带宽满足数十个测试资源板卡的接入需求，并且可以方便扩充测试资源板卡的数量，满足大规模的芯片/晶圆测试需求。FPGA交换芯片与每个测试资源板卡之间还建立有多路硬件中断信号传输链路，用于处理强实时传输任务。
本实施例中，根据系统结构，对通信总线系统内的测试机台、测试资源板卡、功能模块分别按照<机头地址，槽位地址，功能地址>进行三级寻址编码。通过三级寻址编码可以访问系统中任意测试机台、资源板卡以及功能模块。机头地址用于标识测试资源板卡所处的测试机台编号，在多个测试机台级联时，作为第一级寻址使用；槽位地址用于标识测试资源板卡所在机台内的槽位号，作为第二级寻址使用；功能地址表示单个测试资源板卡内部的测试功能模块的地址，作为第三级寻址使用。系统内任何对测试资源板卡中功能模块的访问都要通过统一编码的<机头地址，槽位地址，功能地址>进行访问。机头地址、槽位地址和功能地址的长度可以根据需要设定。
图2示出了根据本发明的实施例的通信总线中传输的数据包包头中的地址字段格式。如图2所示，机头地址和槽位地址的长度均为1字节(1Byte)，功能地址的长度为2字节(2Byte)。
本实施例中，通信总线系统内对测试机台、测试资源板卡以及功能模块的访问支持类似以太网总线的广播访问方式和组播访问方式，换言之，通信总线系统可以在三级寻址中的任何一级实现广播和组播访问。
为了实现广播访问，可以分别为测试机台、资源板卡和功能模块设定广播地址。例如，“00”代表测试机台和资源板卡的广播地址(1Byte)，“0000”代表功能模块的广播地址(2Byte)。地址编码<00，00，0000>代表对所有测试机台的所有资源板卡上的所有功能模块进行广播。地址编码<00，01，0000>代表对所有测试机台的第1号资源板卡上的所有功能模块进行广播。地址编码<01，00，0000>代表对第1号测试机台的所有资源板卡上的所有功能模块进行广播。地址编码<01，01，0000>代表对第1号测试机台的第1号资源板卡上的所有功能模块进行广播。广播地址可以是任意设定的，但是设定时应避免与实际的机头地址，槽位地址以及功能地址冲突。
为了实现组播访问，可以分别为测试机台、资源板卡和功能模块设定组播地址。例如，“80”以上的地址代表测试机台和资源板卡的组播地址(1Byte)，“8000”以上的地址代表功能模块的组播地址(2Byte)。对于组播访问，除了需要预先定义组播地址外，还需要定义组内成员并对组内成员进行配置。主控计算机内可以将组播地址与相应测试机台、资源板卡或功能模块的映射关系存储在组播映射表中。例如，设定机头地址“80”代表对第1号和第2号测试机台的组播地址，机头地址“81”代表对第2号和第3号测试机台的组播地址，机头地址83代表对第1号和第3号测试机台的组播地址；设定槽位地址“80”代表对第1号和第2号测试资源板卡的组播地址，槽位地址“81”代表对第2号和第3号测试资源板卡的组播地址，槽位地址“83”代表对第1号和第3号测试资源板卡的组播地址；设定功能地址“8000”代表第1号和第2号功能模块的组播地址，功能地址“8001”代表对第2号和第3号功能模块的组播地址，功能地址“8002”代表对第1号和第3号功能模块的组播地址。通过查找组播映射表可知，地址编码<80，80，8000>代表对第1号和第2号测试机台中的第1号和第2号测试资源板卡的第1号和第2号功能模块的组播。组播地址也是可以任意设定的，但是设定时应避免与实际的机头地址、槽位地址以及功能地址冲突。
半导体芯片/晶圆测试中常常要使用多颗待测芯片并行测试的方式来提高测试效率，传统总线的访问方式不能实现不同测试台、资源板卡以及功能模块的同时访问，只能采取串行访问方式。本发明的通信总线系统的广播和组播访问方式都能实现执行一次操作完成多个测试资源板卡的并发访问，从而成倍提高访问效率，提高测试性能。
本实施例中，通信总线系统建立有特殊的传输异常反馈机制，当传输过程出现异常时，传输接收端通过专用的硬件反馈通道把错误的信息反馈到传输发送端，硬件反馈通道支持表示不同错误类型的多种编码方式。
本实施例中，所述通信总线系统支持直接地址映射的寄存器访问方式。通信总线是一个基于传输协议的通信访问方式，数据需要按照通信协议格式进行组包，在接收端进行协议的解包操作，根据数据描述的操作和地址进行资源访问。为了提高数据的访问效率，本发明还支持直接地址映射的访问方式。当有强实时性访问要求时，将访问频率高且实时要求高的操作，进行寄存器地址映射，把测试资源板卡的寄存器直接映射到系统地址空间，用户可以像访问本地硬件资源一样对总线上的测试资源板卡的功能模块进行直接寄存器访问，通过软件系统进行组包、解包的传输过程，减少延时开销。
本发明公开的半导体测试机通信总线系统，通过FPGA交换芯片实现星型拓扑的通信交换架构，支持设备地址、设备槽位地址和设备功能基地址的三级地址寻址方式，以及广播访问和组播访问的硬件并发访问方式和直接地址映射的寄存器访问方式，使得系统负载能力，传输实时性，传输带宽等多方面都能满足半导体芯片/晶圆测试过程中的大量数据交换和传输需求，大大提高了测试效率，降低了测试成本。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (10)

1.一种半导体测试机通信总线系统，包括通过接口总线连接的主控计算机和至少一个测试资源板卡，其特征在于，所述主控计算机的中央处理器连接有FPGA交换芯片，所述FPGA交换芯片与每个测试资源板卡之间都建立有用于进行数据交互的物理传输链路。
2.根据权利要求1所述的半导体测试机通信总线系统，其特征在于，所述主控计算机的中央处理器通过PCIE总线接口与FPGA交换芯片连接。
3.根据权利要求1所述的半导体测试机通信总线系统，其特征在于，所述FPGA交换芯片内部采用星型交换网络拓扑结构，所述主控计算机位于所述星型拓扑结构的中央。
4.根据权利要求3所述的半导体测试机通信总线系统，其特征在于，所述FPGA交换芯片与每个测试资源板卡之间还建立有多路硬件中断信号传输链路。
5.根据权利要求1至4中任一项所述的半导体测试机通信总线系统，其特征在于，所述半导体测试机通信总线系统还包括至少一个测试机台，每个测试机台包括至少一个设备槽位，所述至少一个测试资源板卡位于所述至少一个测试机台中的槽位中，每个测试资源板卡包括至少一个功能模块，所述FPGA交换芯片通过每个测试机台的机头连接到测试资源板卡。
6.根据权利要求5所述的半导体测试机通信总线系统，其特征在于，所述通信总线系统内的测试机台、测试资源板卡、功能模块按照测试机台的机头地址、测试机台中设备槽位的槽位地址、功能模块的功能地址进行三级寻址编码，系统内对测试资源板卡中功能模块的访问通过编码地址进行。
7.根据权利要求6所述的半导体测试机通信总线系统，其特征在于，所述通信总线系统支持对系统内的测试机台、测试资源板卡以及功能模块进行广播。
8.根据权利要求6所述的半导体测试机通信总线系统，其特征在于，所述通信总线系统支持对系统内的测试机台、测试资源板卡以及功能模块进行组播。
9.根据权利要求5所述的半导体测试机通信总线系统，其特征在于，所述通信总线系统建立有传输异常反馈机制，当传输过程出现异常时，传输接收端通过硬件反馈通道把错误信息反馈到传输发送端，所述硬件反馈通道支持表示不同错误类型的多种编码方式。
10.根据权利要求9所述的半导体测试机通信总线系统，其特征在于，所述通信总线系统支持直接地址映射的寄存器访问方式，在直接地址映射的寄存器访问方式中，测试资源板卡的寄存器直接映射到系统地址空间，用户对系统中的测试资源板卡的功能模块进行直接寄存器访问。
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