CN112260690A - 高线性度输入缓冲器及无采保结构的流水线模数转换器 - Google Patents

Abstract

本发明提供了一种高线性度输入缓冲器及无采保结构的流水线模数转换器，高线性度输入缓冲器包括输入跟随电路用于跟随输入信号的变化，输出跟随输入信号的输出信号，恒流源电路连接于输入跟随电路的第一端，用于为高线性度输入缓冲器提供恒流源偏置，辅助运放电路连接于恒流源电路，用于提高恒流源电路的输出阻抗，负载阻抗电路连接于输入跟随电路的第一端，用于高线性度输入缓冲器的负载，负载偏置电路用于为输入跟随电路的负载提供偏置，本发明还提供了一种无采保结构的流水线模数转换器，可以减小输入跟随电路的非线性，提高高线性度输入缓冲器的线性度，且功耗低、未增加寄生电容。

Description

高线性度输入缓冲器及无采保结构的流水线模数转换器

技术领域

本发明涉及集成电路技术领域，尤其是涉及一种高线性度输入缓冲器及无采保结构的流水线模数转换器。

背景技术

传统的高速高精度流水线模数转换器的模拟前端一般包含一个采样保持放大器，用来隔离采样开关产生的噪声对输入驱动电路的影响。随着高速高精度模数转换器应用场合对功耗的要求越来越高，为了减小功耗，现在的高速高精度模数转换器大都采用无采保的模拟前端结构。在无采样保持放大器的模拟前端结构中，为了隔离采样开关产生的噪声对输入驱动电路的影响，需要输入缓冲器，输入缓冲器具有高的输入阻抗和低的输出阻抗，高的输入阻抗能隔离采样开关产生的噪声对输入驱动电路的影响，低的输出阻抗能降低负载阻抗非线性导致的失真。

传统的线性化电路通常通过增加功耗的方法提高输入缓冲器的线性度，功耗高、增加寄生电容，提高线性度能力较低。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种一种高线性度输入缓冲器，用于解决相关技术中输入缓冲器功耗高、增加寄生电容，提高线性度能力较低的问题。

为实现上述目的及其他相关目的，本发明提供一种高线性度输入缓冲器，包括输入跟随电路、恒流源电路、辅助运放电路、负载偏置电路以及负载阻抗电路，所述负载偏置电路包括开关电容网络和level-shift电路；

所述输入跟随电路用于跟随输入信号的变化，输出跟随输入信号的输出信号；

所述恒流源电路连接于输入跟随电路的第一端，用于为所述高线性度输入缓冲器提供恒流源偏置；

所述辅助运放电路连接于所述恒流源电路，用于提高所述恒流源电路的输出阻抗；

所述负载阻抗电路连接于所述输入跟随电路的第一端，用于所述高线性度输入缓冲器的负载；

所述负载偏置电路的两端分别连接于输入跟随电路的第二端和输入跟随电路的第三端，用于为所述输入跟随电路的负载提供偏置。

可选的，所述输入跟随电路包括第一子输入跟随电路，所述恒流源电路包括第一子恒流源电路，所述负载偏置电路包括第一子负载偏置电路，所述负载阻抗电路包括第一子负载阻抗电路，所述第一子负载偏置电路包括第一子开关电容网络和第一子level-shift电路；

所述第一子输入跟随电路用于跟随第一子输入信号的变化，输出跟随第一子输入信号的第一子输出信号；

所述第一子恒流源电路连接于第一子输入跟随电路的第一端，用于为所述高线性度输入缓冲器提供恒流源偏置；

所述辅助运放电路的第一输入端、所述辅助运放电路的第一输出端分别连接于所述第一子恒流源电路，用于提高所述第一子恒流源电路的输出阻抗；

所述第一子负载阻抗电路连接于所述第一子输入跟随电路的第一端，用于高线性度输入缓冲器的负载；

所述第一子负载偏置电路的两端分别连接于第一子输入跟随电路的第二端和第一子输入跟随电路的第三端，用于为所述第一子输入跟随电路的负载提供偏置。

可选的，所述输入跟随电路还包括第二子输入跟随电路，所述恒流源电路还包括第二子恒流源电路，所述负载偏置电路还包括第二子负载偏置电路，所述负载阻抗电路还包括第二子负载阻抗电路，所述第二子负载偏置电路包括第二子开关电容网络和第二子level-shift电路；

所述第二子输入跟随电路用于跟随第二子输入信号的变化，输出跟随第二子输入信号的第二子输出信号；

所述第二子恒流源电路连接于第二子输入跟随电路的第二端，用于为所述高线性度输入缓冲器提供恒流源偏置；

所述辅助运放电路的第二输入端、所述辅助运放电路的第二输出端分别连接于所述第二子恒流源电路，用于提高所述第二子恒流源电路的输出阻抗；

所述第二子负载阻抗电路连接于所述第二子输入跟随电路的第一端，用于高线性度输入缓冲器的负载；

所述第二子负载偏置电路的两端分别连接于第二子输入跟随电路的第二端和第二子输入跟随电路的第三端，用于为所述第二子输入跟随电路的负载提供偏置。

可选的，所述第一子负载偏置电路包括第一NMOS管M1、第二NMOS管M2、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5、第六开关S6、第七开关S7、第八开关S8，

所述第二NMOS管M2的栅极连接第二偏置电压VB2，所述第二NMOS管M2的源极连接所述第一子输入跟随电路的第二端，所述第二NMOS管M2的漏极连接所述第一NMOS管M1的源极；

所述第一NMOS管M1的栅极连接第一偏置电压VB1，所述第一NMOS管M1的漏极连接第一电源电压VDD；

所述第一电容C1的第一端分别连接所述第一开关S1的第二端、所述第二开关的第一端，所述第一电容C1的第二端分别连接所述第三开关S3的第二端、所述第四开关S4的第一端；

所述第二电容C2的第一端分别连接所述第二开关的第二端、所述第一管M1的栅极，所述第二电容C2的第二端分别连接所述第四开关S4的第二端、所述第二NMOS管M2的栅极；

所述第三电容C3的第一端分别连接所述第五开关S5的第二端、所述第六开关S6的第一端，所述第三电容C3的第二端分别连接所述第七开关S7的第二端、所述第八开关S8的第一端；

所述第四电容C4的第一端分别连接所述第六开关S6的第二端、所述第二NMOS管M2的栅极，所述第四电容C4的第二端分别连接所述第八开关S8的第二端、所述第一子输入跟随电路的第三端；

所述第一开关S1的第一端连接第一电压V1，所述第三开关S3的第一端连接第二电压V2，所述第五开关S5的第一端连接所述第二电压V2，所述第七开关S7的第一端连接第三电压V3。

可选的，所述第二子负载偏置电路包括第六NMOS管M6、第七NMOS管M7、第五电容C5、第六电容C6、第七电容C7、第八电容C8、第九开关S9、第十开关S10、第十一开关S11、第十二开关S12、第十三开关S13、第十四开关S14、第十五开关S15、第十六开关S16，

所述第七NMOS管M7的栅极连接第二偏置电压VB2，所述第七NMOS管M7的源极连接所述第二子输入跟随电路的第二端，所述第七NMOS管M7的漏极连接所述第六NMOS管M6的源极；

所述第六NMOS管M6的栅极连接第一偏置电压VB1，所述第六NMOS管M6的漏极连接第一电源电压VDD；

所述第五电容C5的第一端分别连接所述第九开关S9的第二端、所述第六NMOS管M6的栅极，所述第五电容C5的第二端分别连接所述第十一开关S11的第二端、所述第七NMOS管M7的栅极；

所述第六电容C6的第一端分别连接所述第十开关S10的第二端、所述第九开关S9的第一端，所述第六电容C6的第二端分别连接所述第十二开关S12的第二端、所述第十一开关S11的第一端；

所述第七电容C7的第一端分别连接所述第十三开关S13的第二端、所述第七NMOS管M7的栅极，所述第七电容C7的第二端分别连接所述第十五开关S15的第二端、所述第二子输入跟随电路的第三端；

所述第八电容C8的第一端分别连接所述第十三开关S13的第二端、所述第十四开关S14的第一端，所述第八电容C8的第二端分别连接所述第十五开关S15的第一端、所述第十六开关S16的第二端；

所述第十开关S10的第一端连接第一电压V1，所述第十二开关S12的第一端连接第二电压V2，所述第十四开关S14连接所述第二电压V2，所述第十六开关S16连接第三电压V3。

可选的，所述第一子恒流源电路包括第四NMOS管M4和第五NMOS管M5；

所述第四NMOS管M4的漏极连接所述第一子输入跟随电路的第一端，所述第四NMOS管M4的源极连接所述第五NMOS管M5的漏极，所述第四NMOS管M4的源极连接所述辅助运放电路的第一输入端，所述第四NMOS管M4的栅极连接所述辅助运放电路的第一输出端；

所述第五NMOS管M5的漏极连接所述辅助运放电路的第一输入端，所述第五NMOS管M5的源极接地，所述第五NMOS管M5的栅极连接第三偏置电压VB3。

可选的，所述第二子恒流源电路包括第九NMOS管M9和第十NMOS管M10；

所述第九NMOS管M9的漏极连接所述第二子输入跟随电路的第一端，所述第九NMOS管M9的源极连接所述第十NMOS管M10的漏极，所述第九NMOS管M9的源极连接所述辅助运放电路的第二输入端，所述第九NMOS管M9的栅极连接所述辅助运放电路的第二输出端；

所述第十NMOS管M10的漏极连接所述辅助运放电路的第二输入端，所述第十NMOS管M10的源极接地，所述第十NMOS管M10的栅极连接第三偏置电压VB3。

可选的，还包括以下至少之一：

所述第一子输入跟随电路包括第三NMOS管M3，所述第一子输入跟随电路的第一端包括所述第三NMOS管M3的源极，所述第一子输入跟随电路的第二端包括所述第三NMOS管M3的漏极，所述第一子输入跟随电路的第三端包括所述第三NMOS管M3的栅极；

所述第二子输入跟随电路包括第八NMOS管M8，所述第二子输入跟随电路的第一端包括所述第八NMOS管M8的源极，所述第二子输入跟随电路的第二端包括所述第八NMOS管M8的漏极，所述第二子输入跟随电路的第三端包括所述第八NMOS管M8的栅极。

可选的，所述辅助运放电路包括第十一NMOS管M11、第十二NMOS管M12、第十三PMOS管M13、第十四PMOS管M14、第十五PMOS管M15和电流源I；

所述第十一NMOS管M11的栅极连接第一差分输入信号Vi+，所述第十一NMOS管M11的漏极连接第二差分输出信号Vo-，所述第十一NMOS管M11的漏极连接所述第十四PMOS管M14的漏极，所述第十一NMOS管M11的源极接地；

所述第十二NMOS管M12的栅极连接第二差分输入信号Vi-，所述第十二NMOS管M12的漏极连接第一差分输出信号Vo+，所述第十二NMOS管M12的漏极连接所述第十三PMOS管M13的漏极，所述第十二NMOS管M12的源极接地；

所述第十三PMOS管M13的栅极分别连接所述第十四PMOS管M14的栅极、所述第十五PMOS管M15的栅极、所述第十五PMOS管M15的漏极和所述电流源I的第一端，所述第十三PMOS管M13的源极连接所述第二电源电压VCC；

所述第十四PMOS管M14的源极连接所述第二电源电压VCC；

所述第十五PMOS管M15的源极连接所述第二电源电压VCC。

本发明还提供了一种无采保结构的流水线模数转换器，包括如上述任一项实施例所述的高线性度输入缓冲器。

如上所述，本发明提供的一种高线性度输入缓冲器及无采保结构的流水线模数转换器具有以下有益效果：

本发明实施例提供了一种高线性度输入缓冲器，输入跟随电路用于跟随输入信号的变化，输出跟随输入信号的输出信号；恒流源电路连接于输入跟随电路的第一端，用于为高线性度输入缓冲器提供恒流源偏置；辅助运放电路连接于恒流源电路，用于提高恒流源电路的输出阻抗；负载阻抗电路连接于输入跟随电路的第一端，用于高线性度输入缓冲器的负载；负载偏置电路的两端分别连接于输入跟随电路的第二端和输入跟随电路的第三端，用于为输入跟随电路的负载提供偏置，可以减小输入跟随电路的非线性，从而大大提高高线性度输入缓冲器的线性度，且功耗低、没有增加寄生电容。

附图说明

图1为本发明提供的一种高线性度输入缓冲器的结构示意图；

图2为本发明提供的另一种高线性度输入缓冲器的结构示意图；

图3为本发明提供的一种高线性度输入缓冲器的一种电路结构示意图；

图4为本发明提供的一种辅助运放电路的电路结构示意图；

图5为本发明提供的一种无采保结构的流水线模数转换器的结构示意图。

标号说明：

1 负载偏置电路

2 输入跟随电路

3 恒流源电路

4 辅助运放电路

5 负载阻抗电路

6 开关电容网络

7 level-shift电路

8 高线性度输入缓冲器

9 无采保结构流水线第一级

10 后级流水线

11 第一子负载偏置电路

12 第二子负载偏置电路

21 第一子输入跟随电路

22 第二子输入跟随电路

31 第一子恒流源电路

32 第二子恒流源电路

51 第一子负载阻抗电路

52 第二子负载阻抗电路

61 第一子开关电容网络

62 第二子开关电容网络

71 第一子level-shift电路

72 第二子level-shift电路

Vin 输入信号

Vout 输出信号

Vinp 第一子输入信号

Voutp 第一子输出信号

Vinn 第二子输入信号

Voutn 第二子输出信号

M1 第一NMOS管

M2 第二NMOS管

M3 第三NMOS管

M4 第四NMOS管

M5 第五NMOS管

M6 第六NMOS管

M7 第七NMOS管

M8 第八NMOS管

M9 第九NMOS管

M10 第十NMOS管

M11 第十一NMOS管

M12 第十二NMOS管

M13 第十三PMOS管

M14 第十四PMOS管

M15 第十五PMOS管

C1 第一电容

C2 第二电容

C3 第三电容

C4 第四电容

C5 第五电容

C6 第六电容

C7 第七电容

C8 第八电容

Cp 第一负载电容

Cn 第二负载电容

S1 第一开关

S2 第二开关

S3 第三开关

S4 第四开关

S5 第五开关

S6 第六开关

S7 第七开关

S8 第八开关

S9 第九开关

S10 第十开关

S11 第十一开关

S12 第十二开关

S13 第十三开关

S14 第十四开关

S15 第十五开关

S16 第十六开关

V1 第一电压

V2 第二电压

V3 第三电压

VB1 第一偏置电压

VB2 第二偏置电压

VDD 第一电源电压

Vi+ 第一差分输入信号

Vo- 第二差分输出信号

Vi- 第二差分输入信号

Vo+ 第一差分输出信号

VCC 第二电源电压

gm 输入器件的跨导

Z_L 负载阻抗

Vds 漏源电压

GND 地

I 电流源

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。

请参见图1，如图1所示，本实施例提供了一种高线性度输入缓冲器，包括输入跟随电路2、恒流源电路3、辅助运放电路4、负载偏置电路1以及负载阻抗电路5，负载偏置电路1包括开关电容网络6和level-shift电路7；

输入跟随电路2用于跟随输入信号Vin的变化，输出跟随输入信号的输出信号Vout；

恒流源电路3连接于输入跟随电路2的第一端，用于为高线性度输入缓冲器提供恒流源偏置；

辅助运放电路4连接于恒流源电路3，用于提高恒流源电路3的输出阻抗；

负载阻抗电路5连接于输入跟随电路2的第一端，用于高线性度输入缓冲器的负载；

负载偏置电路1的两端分别连接于输入跟随电路2的第二端和输入跟随电路2的第三端，用于为输入跟随电路2的负载提供偏置。

可选的，参见图2，高线性度输入缓冲器包括第一子输入跟随电路21、第一子恒流源电路31、第一子负载偏置电路11以及第一子负载阻抗电路51，第一子负载偏置电路11包括第一子开关电容网络61和第一子level-shift电路71；

第一子输入跟随电路21用于跟随第一子输入信号Vinp的变化，输出跟随第一子输入信号Vinp的第一子输出信号Voutp；

第一子恒流源电路31连接于第一子输入跟随电路21的第一端，用于为高线性度输入缓冲器提供恒流源偏置；

辅助运放电路4的第一端连接于第一子恒流源电路31，用于提高第一子恒流源电路31的输出阻抗；

第一子负载阻抗电路51连接于第一子输入跟随电路21的第一端，用于高线性度输入缓冲器的负载；

第一子负载偏置电路11的两端分别连接于第一子输入跟随电路21的第二端和第一子输入跟随电路21的第三端，用于为第一子输入跟随电路21的负载提供偏置。

可选的，继续参见图2，高线性度输入缓冲器还包括第二子输入跟随电路22、第二子恒流源电路32、第二子负载偏置电路12以及第二子负载阻抗电路52，第二子负载偏置电路12包括第二子开关电容网络62和第二子level-shift电路72；

第二子输入跟随电路22用于跟随第二子输入信号Vinn的变化，输出跟随第二子输入信号Vinn的第二子输出信号Voutn；

第二子恒流源电路32连接于第二子输入跟随电路22的第二端，用于为高线性度输入缓冲器提供恒流源偏置；

辅助运放电路4的第二端连接于第二子恒流源电路22，用于提高第二子恒流源电路22的输出阻抗；

第二子负载阻抗电路52连接于第二子输入跟随电路22的第一端，用于高线性度输入缓冲器的负载；

第二子负载偏置电路12的两端分别连接于第二子输入跟随电路22的第二端和第二子输入跟随电路22的第三端，用于为第二子输入跟随电路22的负载提供偏置。

在一些实施例中，参见图3，第一子负载偏置电路11包括第一NMOS管M1、第二NMOS管M2、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5、第六开关S6、第七开关S7、第八开关S8，

第二NMOS管M2的栅极连接第二偏置电压VB2，第二NMOS管M2的源极连接第一子输入跟随电路21的第二端，第二NMOS管M2的漏极连接第一NMOS管M1的源极；

第一NMOS管M1的栅极连接第一偏置电压VB1，第一NMOS管M1的漏极连接第一电源电压VDD；

第一电容C1的第一端分别连接第一开关S1的第二端、第二开关的第一端，第一电容C1的第二端分别连接第三开关S3的第二端、第四开关S4的第一端；

第二电容C2的第一端分别连接第二开关的第二端、第一管M1的栅极，第二电容C2的第二端分别连接第四开关S4的第二端、第二NMOS管M2的栅极；

第三电容C3的第一端分别连接第五开关S5的第二端、第六开关S6的第一端，第三电容C3的第二端分别连接第七开关S7的第二端、第八开关S8的第一端；

第四电容C4的第一端分别连接第六开关S6的第二端、第二NMOS管M2的栅极，第四电容C4的第二端分别连接第八开关S8的第二端、第一子输入跟随电路21的第三端；

第一开关S1的第一端连接第一电压V1，第三开关S3的第一端连接第二电压V2，第五开关S5的第一端连接第二电压V2，第七开关S7的第一端连接第三电压V3。

在一些实施例中，继续参见图3，第二子负载偏置电路12包括第六NMOS管M6、第七NMOS管M7、第五电容C5、第六电容C6、第七电容C7、第八电容C8、第九开关S9、第十开关S10、第十一开关S11、第十二开关S12、第十三开关S13、第十四开关S14、第十五开关S15、第十六开关S16，

第七NMOS管M7的栅极连接第二偏置电压VB2，第七NMOS管M7的源极连接第二子输入跟随电路22的第二端，第七NMOS管M7的漏极连接第六NMOS管M6的源极；

第六NMOS管M6的栅极连接第一偏置电压VB1，第六NMOS管M6的漏极连接第一电源电压VDD；

第五电容C5的第一端分别连接第九开关S9的第二端、第六NMOS管M6的栅极，第五电容C5的第二端分别连接第十一开关S11的第二端、第七NMOS管M7的栅极；

第六电容C6的第一端分别连接第十开关S10的第二端、第九开关S9的第一端，第六电容C6的第二端分别连接第十二开关S12的第二端、第十一开关S11的第一端；

第七电容C7的第一端分别连接第十三开关S13的第二端、第七NMOS管M7的栅极，第七电容C7的第二端分别连接第十五开关S15的第二端、第二子输入跟随电路22的第三端；

第八电容C8的第一端分别连接第十三开关S13的第二端、第十四开关S14的第一端，第八电容C8的第二端分别连接第十五开关S15的第一端、第十六开关S16的第二端；

第十开关S10的第一端连接第一电压V1，第十二开关S12的第一端连接第二电压V2，第十四开关S14连接第二电压V2，第十六开关S16连接第三电压V3。

在一些实施例中，继续参见图3，第一子恒流源电路31包括第四NMOS管M4和第五NMOS管M5；

第四NMOS管M4的漏极连接第一子输入跟随电路21的第一端，第四NMOS管M4的源极连接第五NMOS管M5的漏极，第四NMOS管M4的源极连接辅助运放电路4的第一输入端，第四NMOS管M4的栅极连接辅助运放电路4的第一输出端；

第五NMOS管M5的漏极连接辅助运放电路4的第一输入端，第五NMOS管M5的源极接地，第五NMOS管M5的栅极连接第三偏置电压VB3。

在一些实施例中，继续参见图3，第二子恒流源电路32包括第九NMOS管M9和第十NMOS管M10；

第九NMOS管M9的漏极连接第二子输入跟随电路22的第一端，第九NMOS管M9的源极连接第十NMOS管M10的漏极，第九NMOS管M9的源极连接辅助运放电路4的第二输入端，第九NMOS管M9的栅极连接辅助运放电路4的第二输出端；

第十NMOS管M10的漏极连接辅助运放电路4的第二输入端，第十NMOS管M10的源极接地，第十NMOS管M10的栅极连接第三偏置电压VB3。

在一些实施例中，继续参见图3，高线性度输入缓冲器还包括以下至少之一：

第一子输入跟随电路21包括第三NMOS管M3，第一子输入跟随电路21的第一端包括第三NMOS管M3的源极，第一子输入跟随电路21的第二端包括第三NMOS管M3的漏极，第一子输入跟随电路21的第三端包括第三NMOS管M3的栅极；

第二子输入跟随电路22包括第八NMOS管M8，第二子输入跟随电路22的第一端包括第八NMOS管M8的源极，第二子输入跟随电路22的第二端包括第八NMOS管M8的漏极，第二子输入跟随电路22的第三端包括第八NMOS管M8的栅极。

在一些实施例中，参见图4，辅助运放电路包括第十一NMOS管M11、第十二NMOS管M12、第十三PMOS管M13、第十四PMOS管M14、第十五PMOS管M15和电流源I；

第十一NMOS管M11的栅极连接第一差分输入信号Vi+，第十一NMOS管M11的漏极连接第二差分输出信号Vo-，第十一NMOS管M11的漏极连接第十四PMOS管M14的漏极，第十一NMOS管M11的源极接地；

第十二NMOS管M12的栅极连接第二差分输入信号Vi-，第十二NMOS管M12的漏极连接第一差分输出信号Vo+，第十二NMOS管M12的漏极连接第十三PMOS管M13的漏极，第十二NMOS管M12的源极接地；

第十三PMOS管M13的栅极分别连接第十四PMOS管M14的栅极、第十五PMOS管M15的栅极、第十五PMOS管M15的漏极和电流源I的第一端，第十三PMOS管M13的源极连接第二电源电压VCC；

第十四PMOS管M14的源极连接第二电源电压VCC；

第十五PMOS管M15的源极连接第二电源电压VCC。

在一些实施例中，负载阻抗电路包括第一子负载阻抗电路和第二子负载阻抗电路。可选的，继续参见图3，第一子负载阻抗电路包括第一负载电容Cp，第二子负载阻抗电路包括第二负载电容Cn。第一子输入跟随电路包括第三NMOS管M3，第三NMOS管M3的栅极作为第一子输入跟随电路的输入端，接输入信号Vinp，第三NMOS管M3的源级作为第一子输入跟随电路的输出端Voutp连接第一负载电容Cp的第一端，第一负载电容Cp的第二端接地。第二子输入跟随电路包括第八NMOS管M8，第八NMOS管M8的栅极作为第二子输入跟随电路的输入端，接输入信号Vinn，第八NMOS管M8的源级作为第二子输入跟随电路的输出端Voutn连接第二负载电容Cn的第一端，第二负载电容Cn的第二端接地。

在一些实施例中，继续参见图3，高线性度输入缓冲器的电路采用全差分形式，第一输入信号Vinn对应的右半边电路和第二输入信号Vinp对应的左半边电路对称。

在一些实施例中，高线性度输入缓冲器的电路可以仅包括如图3所述的第一输入信号Vinn对应的右半边电路和第二输入信号Vinp对应的左半边电路中任意之一。

在一些实施例中，根据理论推导，输入缓冲器的失真近似由下面的公式给出：

其中g_m代表输入器件的跨导，Z_L代表负载阻抗，从上面的公式可以得到输入缓冲器的失真主要由输入器件跨导的变化率、跨导以及负载阻抗的大小决定，其中最主要的部分是输入器件跨导的变化，因为它和输入信号强相关。

本实施例所提供的高线性度输入缓冲器通过减小输入器件输入跟随电路的跨导和输入信号的相关性，使输入器件跨导尽量不随输入信号变化，甚至保持不变。

继续参见图3，以输入器件为第三NMOS管M3的左半侧电路为例，输入器件第三NMOS管M3的漏端电压就是第一子level-shift电路中的第二NMOS管M2的源端电压，通过第一子level-shift电路中的电容C4将输入信号Vinp和第二NMOS管M2的栅极信号关联起来，就可以让第二NMOS管M2的栅极信号跟随输入信号Vinp变化，从而让第二NMOS管M2的源级，也就是输入器件第三NMOS管M3的漏极跟随输入信号Vinp变化，这样可以实现保持输入器件第三NMOS管M3的Vds的变化幅度较小，甚至Vds可以保持不变，进而实现输入器件第三NMOS管M3的跨导尽量不随信号变化。可选的，通过第一子level-shift电路中的第一NMOS管M1和第二电容C2，可以实现减小电源电压波动对第二NMOS管M2的影响。这样，第一NMOS管M1既可以跟踪输入信号Vinp的变化，同时又可以隔离第一电源电压VDD波动对第二NMOS管M2的影响。本实施例中的输入器件第三NMOS管M3的三端都会跟随输入信号Vinp变化，这样第三NMOS管M3的跨导就会尽量保持不随输入信号Vinp变化。第一、二、三NMOS管M1、M2、M3各自的第一、二、三电压V1、V2、V3通过第一、二、三、四电容C1、C2、C3、C4和第一、二、三、四、五、六、七、八开关S1、S2、S3、S4、S5、S6、S7、S8组成的第一子开关电容网络进行偏置。此外，在输入器件第三NMOS管M3的电流源负载方面，采用带辅助运放的共源共栅电流镜，可以提高第一子恒流源电路的输出阻抗。设第五NMOS管M5的输出阻抗是ro5，第四NMOS管M4的输出阻抗是ro4，第四NMOS管M4的增益是gm4，辅助gain-boost运放的增益是A，则根据小信号等效原理，整个采用带辅助gain-boost运放的共源共栅电流镜的输出阻抗ro由下式给出：

ro＝A·gm4·ro4·ro5

从上式中可以看出，输出阻抗相对于普通的电流源可以提高1-2个数量级，20～40dB，从而让电流源更加理想。这样可以实现整个输入缓冲器的电流变化很小，从而可以提高输入缓冲器的线性度。

在一些实施例中，本实施例提供的高线性度输入缓冲器可以应用于14位2GSPS流水线模数转换器中。

在一些实施例中，本实施例提供的高线性度输入缓冲器的制造工艺为28nm CMOS工艺。

在一些实施例中，本实施例提供的高线性度输入缓冲器中的NMOS管的基本参数为：

NMOS管的fT频率210GHz左右，NMOS管的阈值电压VT：0.35～0.55V；

在一些实施例中，图3是本实施例提供的高线性度输入缓冲器的一种具体实现，以左半侧电路为例，其中各个器件的具体尺寸如下：

第一、六NMOS管M1、M6的长度130um，宽度28nm；

第二、七NMOS管M2、M7的长度130um，宽度28nm；

第三、八NMOS管M3、M8的长度450um，宽度28nm；

第四、九NMOS管M4、M9的长度300um，宽度28nm；

第五、十NMOS管M5、M10的长度1000um，宽度200nm；

第一、二负载电容Cp、Cn包括金属电容，电容值为0.6pF；

第一、二、三、四、五、六、七、八电容C1、C2、C3、C4、C5、C6、C7、C8包括金属电容，电容值的范围为50fF-500fF。

需要说明的是，右半侧电路中各器件的尺寸与其所在做半侧电路中对应位置的器件一致，在此不再赘述。

需要说明的是，上述各器件的尺寸也可以在上述尺寸的基础上缩小20％以内或放大20％以内。如，第一、六NMOS管M1、M6的长度不小于104um，不大于156um，第一、六NMOS管M1、M6的宽度不小于22.4nm，不大于33.6nm。

在一些实施例中，本发明实施例还提供了一种无采保结构的流水线模数转换器，包括如上述任一项实施例所述的高线性度输入缓冲器。

在一些实施例中，参见图5，图5为一种无采保结构的流水线模数转换器的结构示意图，包括高线性度输入缓冲器8，无采保结构流水线第一级9和后级流水线10，其中模拟信号输入到高线性度输入缓冲器，经无采保结构流水线第一级和后级流水线后，输出为数字信号。

通过对应用本发明的14位2GSPS流水线模数转换器进行仿真验证，结果显示，利用本发明的电路可以在不增加功耗的前提下，将经过输入缓冲器的模拟信号的无杂散动态范围SFDR提高10-15dB，线性度明显提高。

与传统输入缓冲器电路相比，本实施例提供的高线性度输入缓冲器可以实现在工作时，偏置电流恒定，也就是输入器件的跨导gm不随输入信号变化，保持恒定，同时输入器件的Vds变化也大幅减小，进一步减小输入器件的非线性，从而大大提高输入缓冲器的线性度。

本发明实施例提供了一种高线性度输入缓冲器，包括输入跟随电路、恒流源电路、辅助运放电路、负载偏置电路以及负载阻抗电路，负载偏置电路包括开关电容网络和level-shift电路；输入跟随电路用于跟随输入信号的变化，输出跟随输入信号的输出信号；恒流源电路连接于输入跟随电路的第一端，用于为高线性度输入缓冲器提供恒流源偏置；辅助运放电路连接于恒流源电路，用于提高恒流源电路的输出阻抗；负载阻抗电路连接于输入跟随电路的第一端，用于高线性度输入缓冲器的负载；负载偏置电路的两端分别连接于输入跟随电路的第二端和输入跟随电路的第三端，用于为输入跟随电路的负载提供偏置。通过增加恒流源输出阻抗，减小输入跟随电路的Vds变化等方式保持输入跟随电路的跨导gm不随输入信号变化，进而减小输入跟随电路的非线性，从而大大提高高线性度输入缓冲器的线性度，且功耗低、没有增加寄生电容。

本发明施例提供的高线性度输入缓冲器具有不增加功耗、线性度提高明显、使用方便、配置简单等特点，特别适用于无采保的高速高精度流水线模数转换器领域。

可选的，采用本发明实施例提供的高线性度输入缓冲器后，无采保结构的流水线模数转换器的输入信号经过高线性度输入缓冲器后，其输出信号线性度大大提高。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种高线性度输入缓冲器，其特征在于，包括输入跟随电路、恒流源电路、辅助运放电路、负载偏置电路以及负载阻抗电路，所述负载偏置电路包括开关电容网络和level-shift电路；

所述输入跟随电路用于跟随输入信号的变化，输出跟随输入信号的输出信号；

所述恒流源电路连接于输入跟随电路的第一端，用于为所述高线性度输入缓冲器提供恒流源偏置；

所述辅助运放电路连接于所述恒流源电路，用于提高所述恒流源电路的输出阻抗；

所述负载阻抗电路连接于所述输入跟随电路的第一端，用于所述高线性度输入缓冲器的负载；

所述负载偏置电路的两端分别连接于输入跟随电路的第二端和输入跟随电路的第三端，用于为所述输入跟随电路的负载提供偏置。

2.根据权利要求1所述的高线性度输入缓冲器，其特征在于，所述输入跟随电路包括第一子输入跟随电路，所述恒流源电路包括第一子恒流源电路，所述负载偏置电路包括第一子负载偏置电路，所述负载阻抗电路包括第一子负载阻抗电路，所述第一子负载偏置电路包括第一子开关电容网络和第一子level-shift电路；

所述第一子输入跟随电路用于跟随第一子输入信号的变化，输出跟随第一子输入信号的第一子输出信号；

所述第一子恒流源电路连接于第一子输入跟随电路的第一端，用于为所述高线性度输入缓冲器提供恒流源偏置；

所述辅助运放电路的第一输入端、所述辅助运放电路的第一输出端分别连接于所述第一子恒流源电路，用于提高所述第一子恒流源电路的输出阻抗；

所述第一子负载阻抗电路连接于所述第一子输入跟随电路的第一端，用于高线性度输入缓冲器的负载；

所述第一子负载偏置电路的两端分别连接于第一子输入跟随电路的第二端和第一子输入跟随电路的第三端，用于为所述第一子输入跟随电路的负载提供偏置。

3.根据权利要求2所述的高线性度输入缓冲器，其特征在于，所述输入跟随电路还包括第二子输入跟随电路，所述恒流源电路还包括第二子恒流源电路，所述负载偏置电路还包括第二子负载偏置电路，所述负载阻抗电路还包括第二子负载阻抗电路，所述第二子负载偏置电路包括第二子开关电容网络和第二子level-shift电路；

所述第二子输入跟随电路用于跟随第二子输入信号的变化，输出跟随第二子输入信号的第二子输出信号；

所述第二子恒流源电路连接于第二子输入跟随电路的第二端，用于为所述高线性度输入缓冲器提供恒流源偏置；

所述辅助运放电路的第二输入端、所述辅助运放电路的第二输出端分别连接于所述第二子恒流源电路，用于提高所述第二子恒流源电路的输出阻抗；

所述第二子负载阻抗电路连接于所述第二子输入跟随电路的第一端，用于高线性度输入缓冲器的负载；

所述第二子负载偏置电路的两端分别连接于第二子输入跟随电路的第二端和第二子输入跟随电路的第三端，用于为所述第二子输入跟随电路的负载提供偏置。

4.根据权利要求2所述的高线性度输入缓冲器，其特征在于，所述第一子负载偏置电路包括第一NMOS管M1、第二NMOS管M2、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一开关S1、第二开关S2、第三开关S3、第四开关S4、第五开关S5、第六开关S6、第七开关S7、第八开关S8，

所述第二NMOS管M2的栅极连接第二偏置电压VB2，所述第二NMOS管M2的源极连接所述第一子输入跟随电路的第二端，所述第二NMOS管M2的漏极连接所述第一NMOS管M1的源极；

所述第一NMOS管M1的栅极连接第一偏置电压VB1，所述第一NMOS管M1的漏极连接第一电源电压VDD；

所述第一电容C1的第一端分别连接所述第一开关S1的第二端、所述第二开关的第一端，所述第一电容C1的第二端分别连接所述第三开关S3的第二端、所述第四开关S4的第一端；

所述第二电容C2的第一端分别连接所述第二开关的第二端、所述第一管M1的栅极，所述第二电容C2的第二端分别连接所述第四开关S4的第二端、所述第二NMOS管M2的栅极；

所述第三电容C3的第一端分别连接所述第五开关S5的第二端、所述第六开关S6的第一端，所述第三电容C3的第二端分别连接所述第七开关S7的第二端、所述第八开关S8的第一端；

所述第四电容C4的第一端分别连接所述第六开关S6的第二端、所述第二NMOS管M2的栅极，所述第四电容C4的第二端分别连接所述第八开关S8的第二端、所述第一子输入跟随电路的第三端；

所述第一开关S1的第一端连接第一电压V1，所述第三开关S3的第一端连接第二电压V2，所述第五开关S5的第一端连接所述第二电压V2，所述第七开关S7的第一端连接第三电压V3。

5.根据权利要求3所述的高线性度输入缓冲器，其特征在于，所述第二子负载偏置电路包括第六NMOS管M6、第七NMOS管M7、第五电容C5、第六电容C6、第七电容C7、第八电容C8、第九开关S9、第十开关S10、第十一开关S11、第十二开关S12、第十三开关S13、第十四开关S14、第十五开关S15、第十六开关S16，

所述第七NMOS管M7的栅极连接第二偏置电压VB2，所述第七NMOS管M7的源极连接所述第二子输入跟随电路的第二端，所述第七NMOS管M7的漏极连接所述第六NMOS管M6的源极；

所述第六NMOS管M6的栅极连接第一偏置电压VB1，所述第六NMOS管M6的漏极连接第一电源电压VDD；

所述第五电容C5的第一端分别连接所述第九开关S9的第二端、所述第六NMOS管M6的栅极，所述第五电容C5的第二端分别连接所述第十一开关S11的第二端、所述第七NMOS管M7的栅极；

所述第六电容C6的第一端分别连接所述第十开关S10的第二端、所述第九开关S9的第一端，所述第六电容C6的第二端分别连接所述第十二开关S12的第二端、所述第十一开关S11的第一端；

所述第七电容C7的第一端分别连接所述第十三开关S13的第二端、所述第七NMOS管M7的栅极，所述第七电容C7的第二端分别连接所述第十五开关S15的第二端、所述第二子输入跟随电路的第三端；

所述第八电容C8的第一端分别连接所述第十三开关S13的第二端、所述第十四开关S14的第一端，所述第八电容C8的第二端分别连接所述第十五开关S15的第一端、所述第十六开关S16的第二端；

所述第十开关S10的第一端连接第一电压V1，所述第十二开关S12的第一端连接第二电压V2，所述第十四开关S14连接所述第二电压V2，所述第十六开关S16连接第三电压V3。

6.根据权利要求2所述的高线性度输入缓冲器，其特征在于，所述第一子恒流源电路包括第四NMOS管M4和第五NMOS管M5；

所述第四NMOS管M4的漏极连接所述第一子输入跟随电路的第一端，所述第四NMOS管M4的源极连接所述第五NMOS管M5的漏极，所述第四NMOS管M4的源极连接所述辅助运放电路的第一输入端，所述第四NMOS管M4的栅极连接所述辅助运放电路的第一输出端；

所述第五NMOS管M5的漏极连接所述辅助运放电路的第一输入端，所述第五NMOS管M5的源极接地，所述第五NMOS管M5的栅极连接第三偏置电压VB3。

7.根据权利要求3所述的高线性度输入缓冲器，其特征在于，所述第二子恒流源电路包括第九NMOS管M9和第十NMOS管M10；

所述第九NMOS管M9的漏极连接所述第二子输入跟随电路的第一端，所述第九NMOS管M9的源极连接所述第十NMOS管M10的漏极，所述第九NMOS管M9的源极连接所述辅助运放电路的第二输入端，所述第九NMOS管M9的栅极连接所述辅助运放电路的第二输出端；

所述第十NMOS管M10的漏极连接所述辅助运放电路的第二输入端，所述第十NMOS管M10的源极接地，所述第十NMOS管M10的栅极连接第三偏置电压VB3。

8.根据权利要求3所述的高线性度输入缓冲器，其特征在于，还包括以下至少之一：

所述第一子输入跟随电路包括第三NMOS管M3，所述第一子输入跟随电路的第一端包括所述第三NMOS管M3的源极，所述第一子输入跟随电路的第二端包括所述第三NMOS管M3的漏极，所述第一子输入跟随电路的第三端包括所述第三NMOS管M3的栅极；

所述第二子输入跟随电路包括第八NMOS管M8，所述第二子输入跟随电路的第一端包括所述第八NMOS管M8的源极，所述第二子输入跟随电路的第二端包括所述第八NMOS管M8的漏极，所述第二子输入跟随电路的第三端包括所述第八NMOS管M8的栅极。

9.根据权利要求1-8任一项所述的高线性度输入缓冲器，其特征在于，所述辅助运放电路包括第十一NMOS管M11、第十二NMOS管M12、第十三PMOS管M13、第十四PMOS管M14、第十五PMOS管M15和电流源I；

所述第十一NMOS管M11的栅极连接第一差分输入信号Vi+，所述第十一NMOS管M11的漏极连接第二差分输出信号Vo-，所述第十一NMOS管M11的漏极连接所述第十四PMOS管M14的漏极，所述第十一NMOS管M11的源极接地；

所述第十二NMOS管M12的栅极连接第二差分输入信号Vi-，所述第十二NMOS管M12的漏极连接第一差分输出信号Vo+，所述第十二NMOS管M12的漏极连接所述第十三PMOS管M13的漏极，所述第十二NMOS管M12的源极接地；

所述第十三PMOS管M13的栅极分别连接所述第十四PMOS管M14的栅极、所述第十五PMOS管M15的栅极、所述第十五PMOS管M15的漏极和所述电流源I的第一端，所述第十三PMOS管M13的源极连接第二电源电压VCC；

所述第十四PMOS管M14的源极连接所述第二电源电压VCC；

所述第十五PMOS管M15的源极连接所述第二电源电压VCC。

10.一种无采保结构的流水线模数转换器，其特征在于，包括如权利要求1-9任一项所述的高线性度输入缓冲器。

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