CN112259574A - 一种存储器件及其制作方法 - Google Patents
一种存储器件及其制作方法 Download PDFInfo
- Publication number
- CN112259574A CN112259574A CN202011130662.2A CN202011130662A CN112259574A CN 112259574 A CN112259574 A CN 112259574A CN 202011130662 A CN202011130662 A CN 202011130662A CN 112259574 A CN112259574 A CN 112259574A
- Authority
- CN
- China
- Prior art keywords
- mtj
- film layer
- bottom electrode
- layer
- mtj film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title abstract description 11
- 230000015654 memory Effects 0.000 claims abstract description 127
- 238000003860 storage Methods 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 17
- 239000002184 metal Substances 0.000 claims description 16
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 9
- 230000000149 penetrating effect Effects 0.000 claims description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 238000005530 etching Methods 0.000 abstract description 20
- 238000004140 cleaning Methods 0.000 abstract description 14
- 238000001465 metallisation Methods 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 239000000377 silicon dioxide Substances 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- ZDZZPLGHBXACDA-UHFFFAOYSA-N [B].[Fe].[Co] Chemical compound [B].[Fe].[Co] ZDZZPLGHBXACDA-UHFFFAOYSA-N 0.000 description 1
- FQMNUIZEFUVPNU-UHFFFAOYSA-N cobalt iron Chemical compound [Fe].[Co].[Co] FQMNUIZEFUVPNU-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Mram Or Spin Memory Techniques (AREA)
Abstract
本发明提供了一种存储器件及其制作方法，存储器件包括多个阵列排布的MTJ存储单元，任意两个相邻的MTJ存储单元中的MTJ膜层位于不同层，基于此，在相邻两个MTJ存储单元距离不变的情况下，可以相对增大同一层中相邻两个MTJ膜层的距离，进而可以降低同一层中MTJ膜层结构的密度，提高刻蚀对MTJ膜层侧壁的清洗能力，减少刻蚀产生的金属沉积量，改善金属沉积量增加导致的短路等问题。此外，在同一层中相邻两个MTJ膜层的距离满足清洗能力的情况下，也可以相对缩小相邻两个MTJ存储单元的距离，即相对增大MTJ存储单元的密度。
Description
技术领域
本发明涉及存储器技术领域，更具体地说，涉及一种存储器件及其制作方法。
背景技术
MRAM(Magnetic Random Access Memory)是一种非易失性(Non-Volatile)的磁性随机存储器，它拥有静态随机存储器(SRAM)的高速读取写入能力，以及动态随机存储器(DRAM)的高集成度，并且可以无限次的重复写入，是极具潜力的下一代非易失性存储器。
MRAM存储器的核心存储单元是MTJ(Magnetic Tunnel Junction，磁隧道结)，由于MTJ膜层用到的钴-铁和钴-铁-硼等磁性层不易与等离子气体形成挥发性化合物，因此，MTJ膜层的刻蚀主要采用IBE(Ion Beam Etching，离子束刻蚀)刻蚀方法。
虽然采用IBE刻蚀方法可以通过精准控制等离子体的刻蚀角度、能量，去除MTJ膜层侧壁的沾污，但是，当MTJ存储单元的尺寸较小且MTJ存储单元的密度较高时，离子体的刻蚀角度只有接近垂直才能对MTJ膜层进行刻蚀，这就导致刻蚀对MTJ膜层侧壁的清洗能力不够，导致刻蚀产生的金属沉积量增加。基于此，如何在减小MTJ膜层关键尺寸和MTJ存储单元间距的同时，改善金属沉积量增加导致的短路等问题是本领域技术人员亟待解决的问题之一。
发明内容
有鉴于此，本发明提供了一种存储器件及其制作方法，以解决高密度小尺寸的MTJ存储单元刻蚀时，对MTJ膜层侧壁的清洗能力不够的问题。
为实现上述目的，本发明提供如下技术方案：
一种存储器件，包括多个阵列排布的MTJ存储单元，任意两个相邻的MTJ存储单元中的MTJ膜层位于不同层。
可选地，所述MTJ存储单元至少包括第一MTJ存储单元和第二MTJ存储单元，所述第一MTJ存储单元中的MTJ膜层和所述第二MTJ存储单元中的MTJ膜层位于不同层；
所述第一MTJ存储单元和所述第二MTJ存储单元交错排布，并且，任意两个所述第一MTJ存储单元不相邻，任意两个所述第二MTJ存储单元不相邻。
可选地，在行方向和列方向上，所述第一MTJ存储单元和所述第二MTJ存储单元的距离为预设距离；
或者，沿第一方向相邻的两个第一MTJ存储单元或第二MTJ存储单元之间的距离为预设距离，沿第二方向相邻的两个第一MTJ存储单元或第二MTJ存储单元之间的距离为预设距离，所述第一方向与行方向和列方向相交，所述第二方向与所述第一方向垂直；
或者，任意两个相邻的所述第一MTJ存储单元之间的距离为预设距离，任意两个相邻的所述第二MTJ存储单元之间的距离为预设距离，且任一所述第一MTJ存储单元位于相邻的两个第二MTJ存储单元中间。
可选地，所述第一MTJ存储单元包括依次位于衬底上的第一底电极和第一MTJ膜层，所述第二MTJ存储单元包括依次位于所述衬底上的第二底电极和第二MTJ膜层，所述衬底表面具有金属互连层，所述第一底电极和所述第二底电极分别与所述金属互连层中对应的互连结构电连接；
所述第一MTJ膜层和所述第二MTJ膜层位于不同层，且所述第一MTJ膜层和所述第二MTJ膜层之间具有第一绝缘层。
可选地，所述第一底电极和所述第二底电极位于同一层，所述第一MTJ膜层与所述第一底电极直接接触电连接，所述第二MTJ膜层与所述第二底电极通过贯穿所述第一绝缘层的第一过孔电连接；
可选地，所述第一底电极和所述第二底电极位于不同层，所述第一MTJ膜层与所述第一底电极直接接触电连接，所述第二MTJ膜层与所述第二底电极直接接触电连接。
可选地，所述第一MTJ存储单元还包括第一顶电极，所述第二MTJ存储单元还包括第二顶电极；
所述第一顶电极和所述第二顶电极位于同一层，所述第一MTJ膜层与所述第一顶电极通过第二过孔电连接，所述第二MTJ膜层与所述第二顶电极直接接触电连接。
可选地，所述第一底电极、所述第二底电极、所述第一顶电极和所述第二顶电极的材料包括Ta、TaN、Ti、TiN、W和WN；
所述第一过孔和所述第二过孔的材料包括Cu、W和AL。
一种存储器件的制作方法，应用于如上任一项所述的存储器件，包括：
提供衬底，所述衬底表面具有金属互连层；
在所述衬底表面形成多个阵列排布的MTJ存储单元，任意两个相邻的MTJ存储单元中的MTJ膜层位于不同层。
可选地，当所述MTJ存储单元至少包括第一MTJ存储单元和第二MTJ存储单元，所述第一MTJ存储单元中的MTJ膜层和所述第二MTJ存储单元中的MTJ膜层位于不同层时，在所述衬底表面形成多个阵列排布的MTJ存储单元包括：
在所述衬底表面形成第一底电极和第二底电极，所述第一底电极和所述第二底电极位于同一层；
在所述第一底电极表面形成第一MTJ膜层，所述第一MTJ膜层与所述第一底电极直接接触电连接；
在所述第一MTJ膜层和所述第二底电极表面形成第一绝缘层；
在所述第一绝缘层表面形成第二MTJ膜层，所述第二MTJ膜层与所述第二底电极通过贯穿所述第一绝缘层的第一过孔电连接。
可选地，当所述MTJ存储单元至少包括第一MTJ存储单元和第二MTJ存储单元，所述第一MTJ存储单元中的MTJ膜层和所述第二MTJ存储单元中的MTJ膜层位于不同层时，在所述衬底表面形成多个阵列排布的MTJ存储单元包括：
在所述衬底表面形成第一底电极；
在所述第一底电极表面形成第一MTJ膜层，所述第一MTJ膜层与所述第一底电极直接接触电连接；
在所述第一MTJ膜层表面形成第一绝缘层；
在所述第一绝缘层表面形成第二底电极；
在所述第二底电极表面形成第二MTJ膜层，所述第二MTJ膜层与所述第二底电极直接接触电连接。
可选地，还包括：
形成第一顶电极和第二顶电极；
其中，所述第一顶电极和所述第二顶电极位于同一层，所述第一MTJ膜层与所述第一顶电极通过第二过孔电连接，所述第二MTJ膜层与所述第二顶电极直接接触电连接。
与现有技术相比，本发明所提供的技术方案具有以下优点：
本发明所提供的存储器件及其制作方法，由于任意两个相邻的MTJ存储单元中的MTJ层位于不同层，因此，在相邻两个MTJ存储单元距离不变的情况下，可以相对增大同一层中相邻两个MTJ膜层的距离，进而可以降低同一层中MTJ膜层结构的密度，提高刻蚀对MTJ膜层侧壁的清洗能力，减少刻蚀产生的金属沉积量，改善金属沉积量增加导致的短路等问题。此外，在同一层中相邻两个MTJ膜层的距离满足清洗能力的情况下，也可以相对缩小相邻两个MTJ存储单元的距离，即相对增大MTJ存储单元的密度。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明一个实施例提供的一种MTJ存储单元的阵列排布示意图；
图2为本发明另一个实施例提供的一种MTJ存储单元的阵列排布示意图；
图3为本发明另一个实施例提供的一种MTJ存储单元的阵列排布示意图；
图4为本发明另一个实施例提供的一种MTJ存储单元的阵列排布示意图；
图5为图4所示的一种第二MTJ存储单元与相邻两个第一MTJ存储单元的剖面结构示意图；
图6为本发明另一个实施例提供的第二MTJ存储单元与相邻两个第一MTJ存储单元的剖面结构示意图；
图7为本发明另一个实施例提供的第二MTJ存储单元与相邻两个第一MTJ存储单元的剖面结构示意图；
图8为本发明另一个实施例提供的第二MTJ存储单元与相邻两个第一MTJ存储单元的剖面结构示意图；
图9为本发明一个实施例提供的存储器件的制作方法的流程图；
图10～图20为本发明一个实施例提供的存储器件的结构流程图；
图21～图25为本发明另一个实施例提供的存储器件的结构流程图。
具体实施方式
以上是本发明的核心思想，为使本发明的上述目的、特征和优点能够更加明显易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种存储器件，该存储器件包括MRAM存储器等，该存储器件包括多个阵列排布的MTJ存储单元，如图1所示，多个MTJ存储单元沿行方向X和列方向Y阵列排布，其中，任意两个相邻的MTJ存储单元中的MTJ膜层位于不同层。
如图1所示，MTJ存储单元10a和MTJ存储单元10b中的MTJ膜层位于不同层，MTJ存储单元10a和MTJ存储单元10c中的MTJ膜层位于不同层，MTJ存储单元10a和MTJ存储单元10d中的MTJ膜层位于不同层，MTJ存储单元10a和MTJ存储单元10e中的MTJ膜层位于不同层。其中，MTJ存储单元10b、MTJ存储单元10c和MTJ存储单元10d中的MTJ膜层可以位于同一层，也可以位于不同层。
由于任意两个相邻的MTJ存储单元中的MTJ层位于不同层，因此，在相邻两个MTJ存储单元距离不变的情况下，即在保证MTJ存储单元密度不变的情况下，可以相对增大同一层中相邻两个MTJ膜层的距离，进而可以降低同一层中MTJ膜层结构的密度，提高刻蚀对MTJ膜层侧壁的清洗能力，减少刻蚀产生的金属沉积量，改善金属沉积量增加导致的短路等问题。当然，在同一层中相邻两个MTJ膜层的距离满足清洗能力的情况下，也可以相对缩小相邻两个MTJ存储单元的距离，即相对增大MTJ存储单元的密度。
本发明一些实施例中，如图2所示，MTJ存储单元至少包括第一MTJ存储单元11和第二MTJ存储单元12，第一MTJ存储单元11中的MTJ膜层和第二MTJ存储单元12中的MTJ膜层位于不同层。需要说明的是，MTJ存储单元至少包括第一MTJ存储单元11和第二MTJ存储单元12是指多个MTJ存储单元中至少部分MTJ存储单元是第一MTJ存储单元11、部分MTJ存储单元是第二MTJ存储单元12。其中，第一MTJ存储单元11和第二MTJ存储单元12交错排布，并且，任意两个第一MTJ存储单元11不相邻，任意两个第二MTJ存储单元12不相邻。
由于第一MTJ存储单元11中的MTJ层和第二MTJ存储单元12中的MTJ层位于不同层，因此，可以相对增大同一层中相邻两个MTJ膜层的距离，进而可以降低同一层中MTJ膜层结构的密度，提高刻蚀对MTJ膜层侧壁的清洗能力，减少刻蚀产生的金属沉积量，改善金属沉积量增加导致的短路等问题。
如图2所示，在行方向X或列方向Y上，第一MTJ存储单元11和第二MTJ存储单元12的距离为预设距离a，则同一层中相邻两个MTJ膜层的距离为2a，与第一MTJ存储单元11和第二MTJ存储单元12中的MTJ膜层同层设置且任意两个MTJ膜层之间的距离都为预设距离a的方案相比，同一层中相邻两个MTJ膜层的距离增大了一倍，进而可以使得同一层中MTJ膜层结构的密度降低一倍，进而可以提高刻蚀对MTJ膜层侧壁的清洗能力，改善金属沉积量增加导致的短路等问题。
当然，本发明并不仅限于此，在另一些实施例中，如图3所示，沿第一方向X1相邻的两个第一MTJ存储单元11或第二MTJ存储单元12之间的距离为预设距离a，沿第二方向Y1相邻的两个第一MTJ存储单元11或第二MTJ存储单元12之间的距离为预设距离a，第一方向X1与行方向X和列方向Y相交，第二方向Y1与第一方向X1垂直。
基于此，如图3所示，同一层中相邻两个MTJ膜层的最短距离为a，并且，任意两个相邻的第一MTJ存储单元11和第二MTJ存储单元12中MTJ膜层在X方向和Y方向的距离都为
与第一MTJ存储单元11和第二MTJ存储单元12中的MTJ膜层同层设置且任意两个MTJ膜层之间的距离都为预设距离a的方案以及图2所示的方案相比，在保证同一层中相邻两个MTJ膜层之间的距离不小于预设距离a的情况下，相对缩小相邻两个MTJ存储单元的距离，即增大了MTJ存储单元的密度，从而可以在同一层中相邻两个MTJ膜层的距离满足清洗能力的情况下，增大MTJ存储单元的密度。
在另一些实施例中，如图4所示，任意两个相邻的第一MTJ存储单元11之间的距离为预设距离a，任意两个相邻的第二MTJ存储单元12之间的距离为预设距离a，则任意两个相邻的第一MTJ存储单元11和第二MTJ存储单元12中MTJ膜层的在Y方向上的距离为
在X方向上的距离为
同一层中相邻三个MTJ存储单元中心连线构成的三角形所占的面积为
与图3中同一层相邻三个MTJ存储单元中心连线构成的三角形所占的面积
相比，进一步增大了MTJ存储单元的密度，也就是说，在同一层中相邻两个MTJ膜层的距离满足清洗能力的情况下，进一步缩小相邻两个MTJ存储单元的距离，即进一步增大MTJ存储单元的密度。
需要说明的是，本发明实施例中的预设距离a可以是能保证刻蚀清洗能力的最短距离。a的具体数值可以根据实际情况进行设定，在此不再赘述。
本发明的一些实施例中，如图5所示，图5为图4中第二MTJ存储单元12与相邻两个第一MTJ存储单元11的剖面结构示意图，第一MTJ存储单元11包括依次位于衬底10上的第一底电极110和第一MTJ膜层111，第二MTJ存储单元12包括依次位于衬底10上的第二底电极120和第二MTJ膜层121，衬底10表面具有金属互连层101，第一底电极110和第二底电极120分别与金属互连层101中对应的互连结构1010电连接。
其中，第一MTJ膜层111和第二MTJ膜层121位于不同层，且第一MTJ膜层111和第二MTJ膜层121之间具有第一绝缘层13；第一底电极110和第二底电极120位于同一层，第一MTJ膜层111与第一底电极110直接接触电连接，第二MTJ膜层121与第二底电极120通过贯穿第一绝缘层13的第一过孔14电连接。
当然，本实施例中的第二MTJ膜层121表面还具有第二绝缘层15，以及贯穿第二绝缘层15与第二MTJ膜层121或第一过孔14电连接的第二过孔16。外部的电路可以通过第二过孔16与第一MTJ膜层111和第二MTJ膜层121电连接。
当然，本发明并不仅限于此，在另一些实施例中，如图6所示，第一底电极110和第二底电极120可以位于不同层，第一MTJ膜层111与第一底电极110直接接触电连接，第二MTJ膜层121与第二底电极120直接接触电连接。
在上述任一实施例的基础上，如图7或图8所示，第一MTJ存储单元11还包括第一顶电极112，第二MTJ存储单元12还包括第二顶电极122。第一顶电极112和第二顶电极122位于同一层，第一MTJ膜层111与第一顶电极112通过第二过孔16电连接，第二MTJ膜层121与第二顶电极122直接接触电连接。基于此，外部的电路可以通过第一顶电极112和第二过孔16与第一MTJ膜层111电连接，通过第二过孔16与第二MTJ膜层121电连接。
当然，本发明并不仅限于此，在其他实施例中，根据实际应用的需要，也可以将第一顶电极112和第二顶电极122设置在不同膜层，在此不再赘述。
可选地，本发明实施例中，第一底电极110、第二底电极120、第一顶电极112和第二顶电极122的材料包括Ta、TaN、Ti、TiN、W和WN等，即第一底电极110、第二底电极120、第一顶电极112和第二顶电极122的材料为Ta、TaN、Ti、TiN、W和WN中的一种。第一过孔14和第二过孔16的材料包括Cu、W和AL等，即第一过孔14和第二过孔16的材料为Cu、W和AL中的一种。第一绝缘层13和第二绝缘层15的材料包括SiN和SiO2。
本发明实施例还提供了一种存储器件的制作方法，应用于制作如上任一实施例提供的存储器件，如图9所示，包括：
S101：提供衬底，衬底表面具有金属互连层；
S102：在衬底表面形成多个阵列排布的MTJ存储单元，任意两个相邻的MTJ存储单元中的MTJ膜层位于不同层。
本发明一些实施例中，如图2或3或4所示，MTJ存储单元至少包括第一MTJ存储单元11和第二MTJ存储单元12，第一MTJ存储单元11中的MTJ膜层和第二MTJ存储单元12中的MTJ膜层位于不同层，并且，第一MTJ存储单元11和第二MTJ存储单元12交错排布，任意两个第一MTJ存储单元11不相邻，任意两个第二MTJ存储单元12不相邻。
基于此，本发明一些实施例中，如图10所示，提供表面具有金属互连层101的衬底10之后，在衬底10表面形成多个阵列排布的MTJ存储单元包括：
在衬底10表面形成覆盖整个表面的电极层，在电极层表面形成光刻胶掩膜，并进行曝光、显影后，形成图11所示的第一底电极110和第二底电极120，其中，第一底电极110和第二底电极120位于同一层，并且，第一底电极110和第二底电极120分别与金属互连层101中对应的互连结构1010电连接。
需要说明的是，在形成第一底电极110和第二底电极120之后，还需要形成绝缘薄膜如SiO2，并采用CMP工艺对绝缘薄膜进行研磨，直到暴露出第一底电极110和第二底电极120，如图12所示，以使第一底电极110和第二底电极120的上表面为平整的表面。
在第一底电极110和第二底电极120的上表面形成MTJ薄膜，之后，在MTJ薄膜表面形成光刻胶掩膜，并进行曝光、显影后，形成图13所示的第一MTJ膜层111。
之后，如图14所示，在第一MTJ膜层111和第二底电极120表面形成第一绝缘层13，可选地，第一绝缘层13包括SiN层和SiO2层，即在第一MTJ膜层111和第二底电极120表面先形成SiN层，再在SiN层表面形成SiO2层，可选地，SiO2层可以是采用TEOS(Tetraethylorthosilicate，正硅酸乙酯)形成的SiO2层。之后，采用CMP工艺对第一绝缘层13表面进行研磨形成平整的表面，研磨后可以仅磨平SiO2层的表面，也可以去除SiO2层，保留SiN层平整的表面，在此不再赘述。
之后，在第一绝缘层13表面形成光刻胶掩膜，并进行曝光、显影后，如图15所示，在第一绝缘层13中形成第一通孔140，之后，在第一绝缘层13上沉积金属薄膜，并采用CMP工艺去除第一绝缘层13表面的金属薄膜后，形成如图16所示的第一过孔14。
之后，如图17所示，在第一绝缘层13表面与第二底电极120对应的位置形成第二MTJ膜层121，第二MTJ膜层121与第二底电极120通过贯穿第一绝缘层13的第一过孔14电连接。
之后，如图18所示，在第二MTJ膜层121表面形成第二绝缘层15，采用CMP工艺对第二绝缘层15表面进行研磨形成平整的表面后，在第二绝缘层15表面形成光刻胶掩膜，并进行曝光、显影后，如图19所示，在第二绝缘层15中形成第二通孔160，之后，在第二绝缘层15上沉积金属薄膜，并采用CMP工艺去除第二绝缘层15表面的金属薄膜后，形成如图20所示的第二过孔16。
本实施例中，第一底电极110和第二底电极120位于同一层，当然，本发明并不仅限于此，在另一些实施例中，第一底电极110和第二底电极120还可以位于不同层，如图21所示，在具有金属互连层101的衬底10表面形成第一底电极110，如图22所示，在第一底电极110表面形成第一MTJ膜层111，第一MTJ膜层111与第一底电极110直接接触电连接，之后，如图23所示，在第一MTJ膜层111表面形成第一绝缘层13，在第一绝缘层13上形成第一过孔14之后，如图24所示，在第一绝缘层13表面形成第二底电极120，之后，如图25所示，在第二底电极120表面形成第二MTJ膜层121，第二MTJ膜层121与第二底电极120直接接触电连接。当然，之后，还需形成第二绝缘层15和第二过孔16，具体形成方式与上述实施例相同，在此不再赘述，最终形成如图6所示的结构。
在上述任一实施例的基础上，本发明实施例提供的制作方法还包括：
如图7或图8所示，形成第一顶电极112和第二顶电极122；
其中，第一顶电极112和第二顶电极122位于同一层，第一MTJ膜层111与第一顶电极112通过第二过孔16电连接，第二MTJ膜层121与第二顶电极122直接接触电连接。
本发明所提供的存储器件及其制作方法，由于任意两个相邻的MTJ存储单元中的MTJ层位于不同层，因此，在相邻两个MTJ存储单元距离不变的情况下，可以相对增大同一层中相邻两个MTJ膜层的距离，进而可以降低同一层中MTJ膜层结构的密度，提高刻蚀对MTJ膜层侧壁的清洗能力，减少刻蚀产生的金属沉积量，改善金属沉积量增加导致的短路等问题。此外，在同一层中相邻两个MTJ膜层的距离满足清洗能力的情况下，也可以相对缩小相邻两个MTJ存储单元的距离，即相对增大MTJ存储单元的密度。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (12)
1.一种存储器件，其特征在于，包括多个阵列排布的MTJ存储单元，任意两个相邻的MTJ存储单元中的MTJ膜层位于不同层。
2.根据权利要求1所述的存储器件，其特征在于，所述MTJ存储单元至少包括第一MTJ存储单元和第二MTJ存储单元，所述第一MTJ存储单元中的MTJ膜层和所述第二MTJ存储单元中的MTJ膜层位于不同层；
所述第一MTJ存储单元和所述第二MTJ存储单元交错排布，并且，任意两个所述第一MTJ存储单元不相邻，任意两个所述第二MTJ存储单元不相邻。
3.根据权利要求1所述的存储器件，其特征在于，在行方向和列方向上，所述第一MTJ存储单元和所述第二MTJ存储单元的距离为预设距离；
或者，沿第一方向相邻的两个第一MTJ存储单元或第二MTJ存储单元之间的距离为预设距离，沿第二方向相邻的两个第一MTJ存储单元或第二MTJ存储单元之间的距离为预设距离，所述第一方向与行方向和列方向相交，所述第二方向与所述第一方向垂直；
或者，任意两个相邻的所述第一MTJ存储单元之间的距离为预设距离，任意两个相邻的所述第二MTJ存储单元之间的距离为预设距离，且任一所述第一MTJ存储单元位于相邻的两个第二MTJ存储单元中间。
4.根据权利要求1所述的存储器件，其特征在于，所述第一MTJ存储单元包括依次位于衬底上的第一底电极和第一MTJ膜层，所述第二MTJ存储单元包括依次位于所述衬底上的第二底电极和第二MTJ膜层，所述衬底表面具有金属互连层，所述第一底电极和所述第二底电极分别与所述金属互连层中对应的互连结构电连接；
所述第一MTJ膜层和所述第二MTJ膜层位于不同层，且所述第一MTJ膜层和所述第二MTJ膜层之间具有第一绝缘层。
5.根据权利要求4所述的存储器件，其特征在于，所述第一底电极和所述第二底电极位于同一层，所述第一MTJ膜层与所述第一底电极直接接触电连接，所述第二MTJ膜层与所述第二底电极通过贯穿所述第一绝缘层的第一过孔电连接。
6.根据权利要求4所述的存储器件，其特征在于，所述第一底电极和所述第二底电极位于不同层，所述第一MTJ膜层与所述第一底电极直接接触电连接，所述第二MTJ膜层与所述第二底电极直接接触电连接。
7.根据权利要求4～6任一项所述的存储器件，其特征在于，所述第一MTJ存储单元还包括第一顶电极，所述第二MTJ存储单元还包括第二顶电极；
所述第一顶电极和所述第二顶电极位于同一层，所述第一MTJ膜层与所述第一顶电极通过第二过孔电连接，所述第二MTJ膜层与所述第二顶电极直接接触电连接。
8.根据权利要求7所述的存储器件，其特征在于，所述第一底电极、所述第二底电极、所述第一顶电极和所述第二顶电极的材料包括Ta、TaN、Ti、TiN、W和WN；
第一过孔和所述第二过孔的材料包括Cu、W和AL。
9.一种存储器件的制作方法，其特征在于，应用于制作权利要求1～8任一项所述的存储器件，包括：
提供衬底，所述衬底表面具有金属互连层；
在所述衬底表面形成多个阵列排布的MTJ存储单元，任意两个相邻的MTJ存储单元中的MTJ膜层位于不同层。
10.根据权利要求9所述的方法，其特征在于，当所述MTJ存储单元至少包括第一MTJ存储单元和第二MTJ存储单元，所述第一MTJ存储单元中的MTJ膜层和所述第二MTJ存储单元中的MTJ膜层位于不同层时，在所述衬底表面形成多个阵列排布的MTJ存储单元包括：
在所述衬底表面形成第一底电极和第二底电极，所述第一底电极和所述第二底电极位于同一层；
在所述第一底电极表面形成第一MTJ膜层，所述第一MTJ膜层与所述第一底电极直接接触电连接；
在所述第一MTJ膜层和所述第二底电极表面形成第一绝缘层；
在所述第一绝缘层表面形成第二MTJ膜层，所述第二MTJ膜层与所述第二底电极通过贯穿所述第一绝缘层的第一过孔电连接。
11.根据权利要求9所述的方法，其特征在于，当所述MTJ存储单元至少包括第一MTJ存储单元和第二MTJ存储单元，所述第一MTJ存储单元中的MTJ膜层和所述第二MTJ存储单元中的MTJ膜层位于不同层时，在所述衬底表面形成多个阵列排布的MTJ存储单元包括：
在所述衬底表面形成第一底电极；
在所述第一底电极表面形成第一MTJ膜层，所述第一MTJ膜层与所述第一底电极直接接触电连接；
在所述第一MTJ膜层表面形成第一绝缘层；
在所述第一绝缘层表面形成第二底电极；
在所述第二底电极表面形成第二MTJ膜层，所述第二MTJ膜层与所述第二底电极直接接触电连接。
12.根据权利要求10或11所述的方法，其特征在于，还包括：
形成第一顶电极和第二顶电极；
其中，所述第一顶电极和所述第二顶电极位于同一层，所述第一MTJ膜层与所述第一顶电极通过第二过孔电连接，所述第二MTJ膜层与所述第二顶电极直接接触电连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011130662.2A CN112259574B (zh) | 2020-10-21 | 2020-10-21 | 一种存储器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011130662.2A CN112259574B (zh) | 2020-10-21 | 2020-10-21 | 一种存储器件及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112259574A true CN112259574A (zh) | 2021-01-22 |
| CN112259574B CN112259574B (zh) | 2024-04-16 |
Family
ID=74263716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011130662.2A Active CN112259574B (zh) | 2020-10-21 | 2020-10-21 | 一种存储器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112259574B (zh) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013055134A (ja) * | 2011-09-01 | 2013-03-21 | Toshiba Corp | 半導体記憶装置 |
| US20160276580A1 (en) * | 2015-03-20 | 2016-09-22 | Globalfoundries Singapore Pte. Ltd. | Bottom electrode for magnetic memory to increase tmr and thermal budget |
| US20170256584A1 (en) * | 2016-03-01 | 2017-09-07 | Kabushiki Kaisha Toshiba | Magnetoresistive memory device and manufacturing method of the same |
| US20200020849A1 (en) * | 2018-07-13 | 2020-01-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methods of fabricating magneto-resistive random-access memory (mram) devices to avoid damaging magnetic tunnel junction (mtj) structure |
| CN111048130A (zh) * | 2018-10-12 | 2020-04-21 | 中电海康集团有限公司 | 磁性随机存储器 |
-
2020
- 2020-10-21 CN CN202011130662.2A patent/CN112259574B/zh active Active
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013055134A (ja) * | 2011-09-01 | 2013-03-21 | Toshiba Corp | 半導体記憶装置 |
| US20160276580A1 (en) * | 2015-03-20 | 2016-09-22 | Globalfoundries Singapore Pte. Ltd. | Bottom electrode for magnetic memory to increase tmr and thermal budget |
| US20170256584A1 (en) * | 2016-03-01 | 2017-09-07 | Kabushiki Kaisha Toshiba | Magnetoresistive memory device and manufacturing method of the same |
| US20200020849A1 (en) * | 2018-07-13 | 2020-01-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Methods of fabricating magneto-resistive random-access memory (mram) devices to avoid damaging magnetic tunnel junction (mtj) structure |
| CN111048130A (zh) * | 2018-10-12 | 2020-04-21 | 中电海康集团有限公司 | 磁性随机存储器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112259574B (zh) | 2024-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI690075B (zh) | 記憶體裝置、積體電路及製造記憶體裝置的方法 | |
| CN110914994B (zh) | 用于形成三维相变存储器件的方法 | |
| KR102290717B1 (ko) | Mram 상단 전극 비아 연결을 위한 기법 | |
| US8278122B2 (en) | Method for forming MTJ cells | |
| KR101350091B1 (ko) | 크로스-포인트 메모리 구조체, 및 메모리 어레이 형성 방법 | |
| CN111223860B (zh) | 半导体器件及其制备方法 | |
| CN110957422A (zh) | 用于制造存储器件的方法和集成电路 | |
| US20110220994A1 (en) | Method of Forming a DRAM Array of Devices with Vertically Integrated Recessed Access Device and Digitline | |
| CN110634869A (zh) | 存储器阵列及其制造方法 | |
| US20150235950A1 (en) | Semiconductor device and manufacturing method thereof | |
| CN109494192A (zh) | 半导体元件以及其制作方法 | |
| CN110061001A (zh) | 半导体元件及其制作方法 | |
| TW202017215A (zh) | 整合式晶片及其形成方法 | |
| TW202205663A (zh) | 半導體裝置和製造半導體裝置的方法 | |
| CN109786385A (zh) | 快闪存储器与其形成方法及快闪存储器结构 | |
| US9142512B2 (en) | Semiconductor memory device having a wiring in which a step is provided | |
| JP2009283681A (ja) | 不揮発性記憶装置及びその製造方法 | |
| US10319906B2 (en) | Process for fabricating resistive memory cells | |
| CN108376690B (zh) | 一种用于制造高密度mram的自对准互联方法 | |
| CN112259574B (zh) | 一种存储器件及其制作方法 | |
| JP2005311368A (ja) | 磁気ランダムアクセスメモリおよびその製造方法 | |
| TWI426590B (zh) | 三維記憶體陣列 | |
| CN110061125B (zh) | 一种立体结构磁性随机存储器的制作方法 | |
| TW202101798A (zh) | 積體電路晶片 | |
| US7830704B1 (en) | Compact magnetic random access memory cell with slotted bit line and method of manufacturing same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |