CN1122517A - 以片状材料层叠结构的半导体二极管制造方法 - Google Patents

以片状材料层叠结构的半导体二极管制造方法 Download PDF

Info

Publication number
CN1122517A
CN1122517A CN 94113701 CN94113701A CN1122517A CN 1122517 A CN1122517 A CN 1122517A CN 94113701 CN94113701 CN 94113701 CN 94113701 A CN94113701 A CN 94113701A CN 1122517 A CN1122517 A CN 1122517A
Authority
CN
China
Prior art keywords
die
diode
producing method
guiding element
stepped construction
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN 94113701
Other languages
English (en)
Other versions
CN1054236C (zh
Inventor
戴超智
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ZHIWEI TECHNOLOGY HOLDING Co Ltd
Original Assignee
Individual
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Individual filed Critical Individual
Priority to CN94113701A priority Critical patent/CN1054236C/zh
Publication of CN1122517A publication Critical patent/CN1122517A/zh
Application granted granted Critical
Publication of CN1054236C publication Critical patent/CN1054236C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

本发明是以片状材料层叠结构的半导体二极管制造方法,其是将导件的各部冲切成型;使跨线电极的焊接头移至底电极板;使管芯片夹持于焊接头与底电极板之间;使预着于管芯片上或导件上的焊锡熔化;磨蚀及氧化管芯切面,涂布护封剂于该切面上;加热固化;基板管芯孔注硅树脂及粘接剂涂布;安装基板;安装盖板、粘接剂及硅树脂加热固化;端子切筋、检测、切割、选别及包装。

Description

以片状材料层叠结构的半 导体二极管制造方法
本发明是一种以片状材料层叠结构的半导体二极管制造方法。
近年来许多新工业材料、新工艺、新设备及新市场需求不断冲击电子元、器件工业,而目前生产量最大的硅整流二极管仍为二十年前所发展出的轴向导线塑料模压型封装(Plastic Molded AxialLeaded Package),新的小外型二极管(SOD)仍不尽十分理想,信号开关二极管的双柱电极玻璃管一次熔合型封装,及MELF封装亦缺点甚多。亟需更优良的设计,客观环境条件也累积足以产生一些更好的设计。
半导体二极管中的硅整流二极管已工业化量产有四十余年,其主要的封装设计发展如后所述:
1、金属罐型-先将切成的芯片与两个圆形电极板以高含铅量焊锡片焊接,以硅磨蚀剂磨蚀芯片切面,并以氧化剂氧化生成二氧化硅膜,再以芯片护封剂(例如清漆Varnish、硅橡胶SiliconeRubber)护装于芯片部位,再将此芯片组件与一铜质尾线以高含锡量的焊片,焊着于金属罐外壳的底座件,其次将尾线穿进上盖的抽气管中,电焊接底座及上盖,在真空箱中钳夹抽气管压着尾线,即完成金属罐型二极管的封装。
自1960年代底中、低功率(10安培以下)品种改采新的封装,但较高功率品种迄今仍采用此型封装。而在芯片组件上加以改良。此型封装为优良的设计,然而其成本甚为高昂,对中低功率品种而言,后续发展出来的封装设计更经济实用。
2、玻璃管壳二次熔封型-先将包铜铁镍合金线、玻璃孔珠、玻璃管熔接备制成另组件,另一导线端子则备制成导线玻璃珠组件,导线上焊一金属钩形焊接片,将管芯组件(备制如上节)与上述二导线组件焊接,再加热熔封玻璃管尾端及玻璃珠,而完成组构工作。此型封装品质甚差,成本亦高。
3、双柱形电极玻璃管一次熔封型-先将导线与铁镍合金(Dummet Alloy)圆柱电焊成导线组件。将已具护封的管芯片组件,两面各安装一支导线,其外套置一玻璃管,夹持于治具中,于电炉中加热使玻璃管熔接于电极柱上,同时两电极柱亦以压着方式接着芯片而组构完成。
此设计的组构工程极为简易,另组件亦不贵,主要业者采用者不少,如Fairchild Semicon ductors的一安培整流二极管,及全世界各厂的信号开关二极管、稳压二极管等。此型封装迄今仍为低功率品种最经济实用的设计。近年来由于表面安装器件(SMD)表面粘着焊接元件的需要,而改型去掉导线成为金属电极表面结合(MELF)外型封装。MELF封装有二大缺点:一为与电路基板热膨胀系数不匹配,在电路板组焊时易使管构件断裂或断路、接着不良。其二为在机械化取样、置件、粘着、焊着等工程中不易作业。
4、玻璃珠壳封装(Glass Beaded Rectifier Package)-此为美国奇异公司于1960年代初所发明,首先将圆柱形钼质电极与导线电焊成组件,将扩散完成的晶圆片溅镀铝膜,再以遮片(Mask Disc)覆着,经喷砂磨切成为圆锥台形的芯片,芯片经混合酸剂磨蚀后与电极作硬焊接合,再经焊成组件芯片切面的酸剂磨蚀、氧化,玻璃粉浆涂裹、玻璃烧结、导线镀锡而完成制作。
此型构造管芯片的临界直径约为3毫米,超过此尺寸即易因硅晶体与钼电极间的热膨胀差而扯裂。此型封装为目前最好品质封装之一,成本较高约为轴向导线塑料模压型封装的三倍。此外正向电压降(Vf)略高于铅锡系的软焊结构者。再一缺点为管体形状为珠型,在使用者的应用作业中较圆柱形管体者不易操作。
5、轴向导线塑料模压型封装-于1960年代中期发展出,经美、欧、日各大厂采用,其特点为构造简单,成本低廉,美式工艺厂商如通用器材及台湾、大陆、马来西亚等的厂商。采用裸铜导线,混合酸磨蚀工艺,成本最低,但品质不佳,日本各厂及德国ITT等,则采镀镍银导线及碱性蚀磨,成本较高,然品质较好。
6、玻璃珠护封塑料模压外壳复合型封装-由台湾通用器材公司于1972年发展出,并取得美国等国家的发明专利,其特点为具有玻璃护封的优良逆向参数品质,塑料模压圆柱管壳的便于使用,且制造成本仅约为塑料模压型的一点五倍。为导线型整流二极管高品质品种中唯一低成本大量生产者。
7、玻璃膜护芯片钨柱电极玻璃管一次熔封型-此为美国MICR-OSEMI公司发展出的专利工艺,其芯片经酸蚀切沟至P型层,再经化学气相沉积工艺构成切面玻璃质护封膜,芯片与钨电极之间藉晶圆片上的真空溅镀银膜作高温硬焊接合,同时管体外壳亦熔封完成,而作业是采DIXSEALER可程式真空、充气、加压舱室之内进行,因此其品质为目前全世界最好,广为美国军材、航太、高级仪器等工业所采用。另一方面成本亦非常高昂,约为塑料模铸型的数十倍。
8、小外型二极管-Small Outline Diode简称SOD,此一设计乃沿袭小外型三极管SOT而发展成。直至具玻璃膜护封的整流二极管芯片GPP发展成熟,方得以量产应市。制造方法是将GPP与导线框架以铅基焊锡接,再经塑料模压外壳、端子切筋成型而成。GPP因是自P面切沟至N层,其对P-N接合面的切角为负切角(Negtive Bevel-ed Junction Cut),且受整片晶圆施工法所需机械强度要求,及玻璃膜绕结时的强大应力限制下,蚀沟深度无法过深,故逆向耐电压低于1000伏特。此为GPP设计上品质限制,同时在个别芯片的分离切割时,无论使用钻石锯片切或镭射背面熔划切、折裂片两种工法均会造成切口的微裂缝,在玻璃膜与硅晶间的巨大应力更形集中,成为作业循环,温度循环下潜在故障因素。再者GPP的制造成本甚高,例如一粒一安培GPP约与一支一安培塑料模压二极管相同成本。此GPP的缺点及SOD封装原本即精密高昂的成本均为SOD的不尽理相之处。
本发明人有鉴于上述几项传统式二极管封装的缺失,并且对所有传统式二极管封装技术作其优缺点及功效性的评估,经本发明人从事各型二极管封装多年经验的累积,经反复设计、改良,并比较传统式二极管封装技术,而精心地开发出一种可适于各型二极管封装技术的“以片状材料层叠结构的半导体二极管制造方法”,针对传统式二极管封装技术的诸多不尽理想之处,加以改进,尤其从设计上充分具备全自动化生产的潜力。
本发明目的是提供一种以片状材料层叠结构的半导体二极管制造方法,主要是将导件的跨线电极冲压成型,并以该导件的电极连接筋折压卷叠,使跨线电极的焊接头移至底电极板,亦是管芯片焊接的定位处,将管芯片置放于焊接头左侧,使用导板将其推入略顶起的焊接头与底电极板中间,放下焊接头,使管芯片夹持于焊接头与底电极板之间。
其次,以电气炉加热,使预着于管芯片上,或导件上的焊锡熔化,冷却之后将管芯片焊着于跨线电极的焊接头与底电极板的管芯片焊接处;另
藉碱性硅磨蚀剂及氧化剂进行管芯切面磨蚀及氧化,以加强二氧化硅膜的生成,以该管芯片切面护封剂涂布于管芯片切面,并加热固化;再行电极的连接筋切除;及
以该硅树脂适量注入,该基板的管芯孔,以粘接剂涂布于基板面上,并以管芯片焊着面朝下方,放置于基板上,管芯片与跨线电极部位配位嵌入基板的管芯孔中,并弯折导件突出于基板外的端子,使形成二极管的端子;又
将该涂布粘接剂于导件安装面上,将该盖板安装其上,并弯折盖板扣指,以电气炉加热,经制定的温度、时程固化其中的粘接剂及硅树脂,以电气参数测验仪器测试,并切出二极管的正极识别切角及分出个别的二极管,并将主要级二极管加以自动包装。
为进一步说明本发明所采用的技术手段及其功效,将本发明的实施例并配合附图详加说明如下:
附图简要说明
图1是本发明的封装步骤流程图。
图2至图7是本发明的结构制作图。
图8至图11是本发明的结构制作组合图。
图12至图15是本发明的结构制作另一组合图。
请参阅图1,本发明的以片状材料层叠结构的半导体二极管制造方法的步骤如后:
第一步骤,管芯片安装,请参阅图2、图3、图4将导件1的跨线电极11冲压成型,并将该导件1的连接筋12折压卷叠,使跨线电极11的焊接头111移至底电极板13,亦是管芯片2焊接的定位处,将管芯片2置放于焊接头左侧,使用导板将其推入略顶起的焊接头111与底电极板13中间,放下焊接头111,使管芯片2夹持于焊接头111与底电极板13之间,完成管芯片2安装;进入第二步骤。
第二步骤,焊接,请参阅图3、图4,将第一步骤完成件,以电气炉加热,使预着于管芯片2上,或导件1上的焊锡3熔化,冷却之后将管芯片2焊着于跨线电极11的焊接头111与底电极板13的管芯片2焊接处,以完成焊接;进入第三步骤。
第三步骤,请参阅图4、图5、图6、图7,将管芯片2切面磨蚀、氧化及管芯片切面护封,将第二步骤完成件,由该碱性硅磨蚀剂4进行管芯片2切面的化学磨蚀,再将氧化剂5进行磨蚀完成的硅面的氧化,以加强二氧化硅膜的生成;干燥后以该管芯片2切面护封剂6涂布于管芯片2切面,并加热固化;(注:如采用的管芯片已具护封,则第三步骤可省略);进入第四步骤。
第四步骤,请参阅图8,基板7管芯孔71注硅树脂8及粘接剂9涂布,将该硅树脂8适量注入,该基板7的管芯孔71,以粘接剂9涂布于基板7面上;进入第五步骤。
第五步骤,基板7安装,请参阅图8、图9,将第三步骤的管芯片2焊着面朝下方,放置于第四步骤完成的基板7上,管芯片2与跨线电极11部位配位嵌入基板7的管芯孔71中,并弯折导件1突出于基板71外的端子14,使形成二极管的端子14,以完成基板7的安装;进入第六步骤。
第六步骤,盖板10安装,请参阅图8、图9、图10、图11、图13,涂布粘接剂9于第五步骤完成件的导件1安装面上,将该盖板10安装其上,并弯折盖板扣指15,完成盖板10安装;进入第七步骤。
第七步骤:粘接剂9及硅树脂8加热固化,将第六步骤完成件,以电气炉加热,经制定的温度、时程固化其中的粘接剂9及硅树脂8,完成粘接剂9及硅树脂8加热固化;进入第八步骤。
第八步骤:端子14切筋、检测、切割、选别及包装,请参阅图1、图2、图12,将第七步骤完成件使用自动机械进行以后,切除相邻两个二极管间的端子14的连接筋141,以电气参数测验仪器的测试接头接触个别的二极管端子14,测验其电气参数,并储存其测验结果;根据测验结果的储存信号,驱动切刀切出二极管的正极识别切角14a,并切断分件为个别的二极管;根据测验结果的储存信号,分级收件,并将主要级(PRIME BIN)的二极管加以自动包装。
请参阅图14,可将该导件1b先拗折至上盖板10b,再反拗折导件至下盖板101b,以形成另一种端子。
请参阅图15,可将该导件1c备制成为插针型端子14c于管体完成后,弯折90度形成插针型端子的外型,盖板可先备制成为具散热鳍的盖板10c。
本发明的以片状材料层叠结构的半导体二极管制造方法,该基板7,为一绝缘耐温材质,其上制有一管芯孔71以容纳管芯片1组件,可适合各型管芯片,例如整流二极管芯片、信号开关二极管芯片及稳压二极管芯片,另制有一电极连结筋孔72以容纳电极连结筋折叠后的凸起部。
本发明的以片状材料层叠结构的半导体二极管制造方法的优点如下:
1、可全自动化生产,制作成本甚低,且设备投资成本低。
2、最主要使用情形为电路基板组装,其基板材质可选择与最普遍的电路基板完全相同的材质,无热膨胀系数差的问题。
3、管体结构的机械强度封密性与导散热能力均优良。
4、构件备制简易,成本低廉。
5、全片型管体,为最理想的表面焊着元件SMD。
6、工序需时短,约为传统的一半,存料在制品存量均大幅减少。
由上述即可知,本发明的以片状材料层叠结构的半导体二极管制造方法,经发明人在封装及结构改良设计后,不但解决传统式二极管封装方法中使用多项模具,治夹具,以夹持个别另件或零散的半制件,多项工序依赖人工作业,造成效率无法提高,成本亦高的制造瓶颈,并使本发明的以片状材料层叠结构的半导体二极管制造方法,更具功效性及实用性。
惟以上所述仅为本发明的较佳可行实施例,非因此即拘限本发明的专利范围,故举凡运用本发明说明书及图式内容所为的等效技术及结构变化,均同理皆包含于本发明的范围内,合予陈明。

Claims (12)

1、一种以片状材料层叠结构的半导体二极管制造方法,其特征在于,包括下列步骤:
管芯片安装,将导件的跨线电极冲压成型,并以该导件的连接筋折压卷叠,使跨线电极的焊接头移至底电极板,亦是管芯片焊接的定位处,将管芯片置放于焊接头左侧,使用导板将其推入略顶起的焊接头与底电极板中间,放下焊接头,使管芯片夹持于焊接头与底电极板之间,完成管芯片安装;
焊接,将该管芯片安装完成件,以电气炉加热,使预着于管芯片上,或导件上的焊锡熔化,冷却之后将管芯片焊着于跨线电极的焊接头与底电极板的管芯片焊接处;
管芯片切面磨蚀、氧化及管芯片切面护封,将该焊接完成件,由碱性硅磨蚀剂及氧化剂进行管芯切面磨蚀及氧化,以加强二氧化硅膜的生成,以该管芯片切面护封剂涂布于管芯片切面,并加热固化;
基板管芯孔注硅树脂及粘接剂涂布,将该硅树脂适量注入该基板的管芯孔,以粘接剂涂布于基板面上,并以管芯片焊着面朝下方,放置于基板上,管芯片与跨线电极部位配位嵌入基板的管芯孔中,并弯折导件突出于基板外的端子,使形成二极管的端子;
盖板安装,涂布粘接剂于导件安装面上,将该盖板安装其上,并弯折盖板扣指,以电气炉加热,经制定的温度、时程固化其中的粘接剂及硅树脂;
由上述的方法,以电气参数测验仪器测试,并切出二极管的负极识别切角及分出个别的二极管,并将主要级二极管加以自动包装。
2、如权利要求1所述的以片状材料层叠结构的半导体二极管制造方法,其特征在于,其中该二极管胴体由该片状基板、盖板,及该片型导件,由该粘接剂以层叠方式构造而成。
3、如权利要求1所述的以片状材料层叠结构的半导体二极管制造方法,其特征在于,其中,该基板,为一绝缘耐温材质,其上制有一管芯孔以容纳管芯片,另制有一电极连结筋孔以容纳电极连结筋折叠后的凸起部。
4、如权利要求1所述的以片状材料层叠结构的半导体二极管制造方法,其特征在于,其中,该管芯片可为多种型号的二极管芯片。
5、如权利要求4所述的以片状材料层叠结构的半导体二极管制造方法,其特征在于,该管芯片为整流二极管芯片、信号开关二极管芯片及稳压二极管芯片。
6、如权利要求1所述的以片状材料层叠结构的半导体二极管制造方法,其特征在于,其中,该管芯片的保护硅胶为填充于该基板的管芯孔中。
7、如权利要求1所述的以片状材料层叠结构的半导体二极管制造方法,其特征在于,其中,该两电极、两端子及两盖板扣指为同一另件、导件的一部分。
8、如权利要求1所述的以片状材料层叠结构的半导体二极管制造方法,其特征在于,其中,该跨线电极的焊接头部重叠位于该底电极的管芯片焊接处上方,为折叠该导件的电极连结筋,而平移位置形成。
9、如权利要求1所述的以片状材料层叠结构的半导体二极管制造方法,其特征在于,其中,该电极连结筋布局位于相邻两个二极管胴体之间的切断分件部位。
10、如权利要求1所述的以片状材料层叠结构的半导体二极管制造方法,其特征在于,其中,该导件两侧各设有端子部及扣指,以端子部拗折平贴于基板上和形成端子,另以扣指下拗折以扣住盖板。
11、如权利要求1所述的以片状材料层叠结构的半导体二极管制造方法,其特征在于,其中,该导件先拗折至上盖板,再反拗折导件至下盖板。
12、如权利要求1所述的以片状材料层叠结构的半导体二极管制造方法,其特征在于,其中,该导件备制成为插针型端子于管体完成后,弯折90度形成插针型端子的外型,盖板可先备制成为具散热鳍的盖板。
CN94113701A 1994-10-31 1994-10-31 以片状材料层叠结构的半导体二极管制造方法 Expired - Fee Related CN1054236C (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN94113701A CN1054236C (zh) 1994-10-31 1994-10-31 以片状材料层叠结构的半导体二极管制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN94113701A CN1054236C (zh) 1994-10-31 1994-10-31 以片状材料层叠结构的半导体二极管制造方法

Publications (2)

Publication Number Publication Date
CN1122517A true CN1122517A (zh) 1996-05-15
CN1054236C CN1054236C (zh) 2000-07-05

Family

ID=5036806

Family Applications (1)

Application Number Title Priority Date Filing Date
CN94113701A Expired - Fee Related CN1054236C (zh) 1994-10-31 1994-10-31 以片状材料层叠结构的半导体二极管制造方法

Country Status (1)

Country Link
CN (1) CN1054236C (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100433282C (zh) * 2006-02-23 2008-11-12 华南师范大学 功率型发光二极管器件及其制造方法
CN100443248C (zh) * 2005-02-07 2008-12-17 林茂昌 用于二极管加工焊接的碳精石墨焊接板
CN101414567B (zh) * 2007-10-16 2010-11-17 力成科技股份有限公司 简并预烧测试与高温测试的晶片封装制程
CN101908493A (zh) * 2010-07-07 2010-12-08 天水天光半导体有限责任公司 一种混合集成电路的生产工艺
CN107845575A (zh) * 2017-11-03 2018-03-27 浙江人和光伏科技有限公司 一种薄片二极管的生产方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4879589A (en) * 1988-01-25 1989-11-07 Semetex Corporation Hermetic leadless semiconductor device package
JP4110961B2 (ja) * 2002-12-24 2008-07-02 株式会社デンソー ガスセンサ用ガス感応膜の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100443248C (zh) * 2005-02-07 2008-12-17 林茂昌 用于二极管加工焊接的碳精石墨焊接板
CN100433282C (zh) * 2006-02-23 2008-11-12 华南师范大学 功率型发光二极管器件及其制造方法
CN101414567B (zh) * 2007-10-16 2010-11-17 力成科技股份有限公司 简并预烧测试与高温测试的晶片封装制程
CN101908493A (zh) * 2010-07-07 2010-12-08 天水天光半导体有限责任公司 一种混合集成电路的生产工艺
CN107845575A (zh) * 2017-11-03 2018-03-27 浙江人和光伏科技有限公司 一种薄片二极管的生产方法

Also Published As

Publication number Publication date
CN1054236C (zh) 2000-07-05

Similar Documents

Publication Publication Date Title
US6186390B1 (en) Solder material and method of manufacturing solder material
US6455785B1 (en) Bump connection with stacked metal balls
US6770514B2 (en) Stereolithographic methods for fabricating hermetic semiconductor device packages and semiconductor devices including stereolithographically fabricated hermetic packages
US6882521B2 (en) Chip-type capacitor, method of manufacturing the same and molding die
CN1199504A (zh) 玻璃/金属管壳及其制造方法
CN101834217A (zh) 在太阳能电池单元上使用的连接引线的制造方法
US4414444A (en) Process for producing a contact element
CN1122517A (zh) 以片状材料层叠结构的半导体二极管制造方法
EP0361283B1 (en) Resin-sealed type semiconductor device and method for manufacturing the same
CN1043173C (zh) 以槽形外壳构件组构的半导体二极管及其封装方法
CN1074168C (zh) 全切面结玻璃钝化的硅半导体二极管芯片及其制造方法
CN101107687A (zh) 封装型电子部件的引线端子的切断方法
US8434663B2 (en) Process for manufacturing a honeycomb seal
US3943625A (en) Method for making tined electrical contacts
US5063660A (en) Method for manufacturing preforms coated with hard solder for repairing interconnect interruptions
CN217655871U (zh) 一种改善焊接过程中银胶爬高的芯片
CN111009404B (zh) 一种线圈元器件的制造方法及用于制造该线圈元器件的夹具
CN221806113U (zh) 一种接线端子热压机构
CN1154179C (zh) 具薄膜基板的晶片封装组件
CN213425144U (zh) 一种便于焊接封装的陶瓷结构器件
US3974954A (en) Apparatus for making tined electrical contacts
JPH0311719A (ja) 固体電解コンデンサの製造方法
JPH0350639B2 (zh)
JPH0216761A (ja) リードフレームおよびそれを用いた半導体装置の製造方法
CN112730555A (zh) 一种锌基合金工作电极及其制备方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C53 Correction of patent for invention or patent application
COR Change of bibliographic data

Free format text: CORRECT: PATENTEE; FROM: DAI CHAOZHI TO: ZHIWEI SCIENCE AND TECHNOLOGY CO., LTD.

CP01 Change in the name or title of a patent holder

Patentee after: Zhiwei Technology Holding Co., Ltd.

Patentee before: Dai Chaozhi

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20000705

Termination date: 20121031