CN101414567B - 简并预烧测试与高温测试的晶片封装制程 - Google Patents

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Abstract

本发明有关一种简并预烧测试与高温测试的晶片封装制程，包括：提供一或复数晶片；设置该些晶片于基板条的一或复数基板单元，基板单元具有晶片设置面及表面接合面，表面接合面设有复数外接垫；电性连接该些晶片至对应基板单元；形成一封胶体于基板条上密封该些晶片；进行封胶后烘烤使封胶体固化，在烘烤过程中同时进行预烧测试，以预烧探测板复数探测端子电性接触基板条该些外接垫，烘烤步骤前基板条具有复数电镀线断路区使不同基板单元间的外接垫为电性隔离；及进行封装切割使基板单元分离为单颗封装构造。本发明能结合预烧测试省去后续测试时间，可降低制程周期；能使封胶烘烤炉与预烧测试炉整合为单一设备，可减少设备成本；还可减少外接端子在测试过程受损与劣化。

Description

简并预烧测试与高温测试的晶片封装制程
技术领域
本发明涉及一种晶片封装制程，特别是涉及一种特别适用于窗口型球格阵列封装(Window BGA)型态的简并预烧测试与高温测试的晶片封装制程。
背景技术
在现有习知的记忆体(memory，记忆体即存储介质，存储器，内存等，本文均称为记忆体)晶片封装构造的制作过程中，主要可区分为两大类，一是晶片封装制程，指由单颗晶片制成为单颗封装构造的过程，二是记忆体晶片封装构造的测试过程，以判别记忆体晶片封装构造的好坏与品质等级。现有习知的晶片封装制程，是将多颗记忆体晶片设置在一基板条上实施，直到封胶与单体化切割完成个别独立的记忆体晶片封装构造。记忆体晶片封装构造的测试是将单颗记忆体晶片封装构造个别放入测试槽座，进行测试，淘汰不良品并对优良品作速度分类。由于记忆体是大量生产的规格化的IC产品，对于产能与优良率有相当高的要求，因此如何降低其封装成本与测试成本为其首要的课题。
请参阅图1所示，是现有习知的晶片封装制程的流程示意图。现有习知的晶片封装制程，主要包含下列步骤：晶圆研磨步骤11、晶圆切割步骤12、黏晶在基板条步骤13、电性连接步骤14、形成封胶体步骤15、封胶后烘烤(Post Mold Curing，PMC)步骤16、设置外接端子步骤17以及封装切割步骤18等等。首先，晶圆研磨步骤11，是确保所有的记忆体晶片有相同的较薄厚度。晶圆切割步骤12是由晶圆切割出复数个晶片。而后续步骤13至17是实施在一基板条(图未绘出)上，直到封装切割步骤18才切割出一或复数个晶片封装构造。在一基板条上，复数个晶片是电性连接至该基板条并以一封胶体密封该些晶片。通常该封胶体是为热固性，有必要在封胶后烘烤步骤16中使封胶体为完全固化达到物质稳定。通常封胶后烘烤步骤16是将基板条放在一烘烤炉，在特定的温度与时间的对应条件下进行。之后，可以再进行设置外接端子步骤17与封装切割步骤18，以制得复数个分离的记忆体晶片封装构造，例如球格阵列封装(BGA)。如制作平面阵列封装(LGA)时，可以省略上述设置外接端子步骤17。
此外，以往现有习知记忆体晶片封装构造的测试过程，会有一道预烧测试(burn-in test)，用以淘汰未来可能损坏的不良品记忆体晶片封装构造。请参阅图2所示，是现有习知记忆体晶片封装构造的测试过程的流程示意图。现有习知的记忆体晶片封装构造的测试流程，主要包含下列的步骤：第一次高温储放步骤21、预烧测试步骤22、低温储放步骤23及第二次高温储放步骤24。在第一次高温储放步骤21中，一个或复数个晶片封装构造是处于高温环境中(例如：约摄氏80度及约100秒时间)，先找出任何与封装相关的不良品。之后，在预烧测试步骤22中，一个或复数个晶片封装构造是结合在一预烧测试的槽座，槽座内的探触端子导通记忆体晶片封装构造的外接端子，在高温与通入电流下，模拟长时间的记忆体晶片运作，能使不耐使用的记忆体晶片产生损坏，以避免在实际客户端使用初期即损毁而造成抱怨。在经过低温储放步骤23之后，可以进行第二次高温储放步骤24，可作记忆体晶片的速度分类。因此，预烧测试在习知记忆体晶片封装构造的测试过程中为一不可或缺的环节，但却需要相当长的周期时间，例如预烧测试条件为摄氏125度经过24小时之久，故只能在一预烧测试炉内尽所能塞入更多数量的记忆体晶片封装构造。
由此可见，上述现有的晶片封装制程在制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般制造方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的简并预烧测试与高温测试的晶片封装制程，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
有鉴于上述现有的晶片封装制程存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的简并预烧测试与高温测试的晶片封装制程，能够改进一般现有的晶片封装制程，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于，克服现有的晶片封装制程存在的缺陷，而提供一种新的简并预烧测试与高温测试的晶片封装制程，所要解决的技术问题是使其改进封胶后烘烤步骤(Post Mold Curing，PMC)以能结合预烧测试(burn-in test)，可以省去后续记忆体晶片封装构造的测试时间，进而能够降低制程周期时间，非常适于实用。
本发明的另一目的在于，提供一种新的简并预烧测试与高温测试的晶片封装制程，所要解决的技术问题是使其能使封胶烘烤炉与预烧测试炉整合为单一套设备为可行，藉此可以减少封装测试设备的设置成本。此外，可以减少外接端子在后续测试过程受损与劣化，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种晶片封装制程，其包括以下的步骤：提供一个或复数个晶片；设置该些晶片于一基板条的一个或复数个基板单元，每一基板单元具有一晶片设置面以及一相对的表面接合面，该表面接合面设有复数个外接垫；电性连接该些晶片至对应的基板单元；形成一封胶体于该基板条上，以密封该些晶片；进行一封胶后烘烤(Post Mold Curing，PMC)，以使该封胶体固化稳定，并在封胶后烘烤过程中同时进行预烧测试(burn-in test)，以一预烧探测板的复数个探测端子电性接触该基板条的该些外接垫，在上述封胶后烘烤步骤之前，该基板条具有复数个电镀线断路区，以使不同基板单元之间的外接垫为电性隔离；以及进行封装切割，以使该些载设有上述已封胶晶片与该些外接端子的基板单元为单体化分离为单颗封装构造。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的简并预烧测试与高温测试的晶片封装制程，其中所述的封胶后烘烤过程中，可同时进行一高温储放步骤(high temperature storagingstep)。
前述的简并预烧测试与高温测试的晶片封装制程，其另包含有一步骤为：设置复数个外接端子于该基板条的该些外接垫，执行于封胶后烘烤步骤之后且在封装切割步骤之前。
前述的简并预烧测试与高温测试的晶片封装制程，其中所述的该些外接端子是包含复数个焊球。
前述的简并预烧测试与高温测试的晶片封装制程，其中所述的该些电镀线断路区是形成于该些基板单元的该些表面接合面的周边。
前述的简并预烧测试与高温测试的晶片封装制程，其中所述的该些电镀线断路区是形成为该些基板单元的对应打线槽孔。
前述的简并预烧测试与高温测试的晶片封装制程，其中所述的每一基板单元更具有一打线槽孔与复数个邻近于该打线槽孔的内接垫，该打线槽孔是用以显露该晶片的复数个焊垫，而上述电性连接步骤中形成复数个焊线，其是连接该些焊垫与该些内接垫。
前述的简并预烧测试与高温测试的晶片封装制程，其中所述的进行封装切割步骤在封装切割过程中，以切割刀具同时切割该基板条与该封胶体。
前述的简并预烧测试与高温测试的晶片封装制程，其中所述的该些电镀线断路区是形成于上述晶片设置步骤之前。
前述的简并预烧测试与高温测试的晶片封装制程，其中所述的封胶体形成之后，该基板条是具有复数个电镀线断路区，以使不同基板单元之间的外接垫为电性隔离。
本发明与现有技术相比具有明显的优点和有益效果。由以上可知，为了达到上述目的，依据本发明的一种简并预烧测试与高温测试的晶片封装制程，首先提供一个或复数个晶片。之后，设置该些晶片于一基板条的一个或复数个基板单元，每一基板单元具有一晶片设置面以及一相对的表面接合面，该表面接合面设有复数个外接垫。之后，电性连接该些晶片至对应的基板单元。接着，形成一封胶体于该基板条上，以密封该些晶片。之后，进行一封胶后烘烤，以使该封胶体为固化稳定，并且在封胶后烘烤过程中同时进行预烧测试与高温测试，以一预烧探测板的复数个探测端子电性接触该些外接垫，并且在上述封胶后烘烤步骤之前，该基板条是具有复数个电镀线断路区，以使不同基板单元之间的外接垫为电性隔离。最后，进行封装切割，以使该些载设有上述已封胶晶片与该些外接端子的基板单元为单体化分离为单颗封装构造。
在前述的晶片封装制程中，在上述封胶后烘烤过程中，可同时进行一高温储放步骤(high temperature storaging step)。
在前述的晶片封装制程中，上述封胶后烘烤的时间可同时进行预烧测试。在考量封胶体能达到适当的固化成效后，若此时的烘烤条件无法满足预烧测试的要求，可再加长烘烤时间，以达到预烧测试的效果，甚至进而满足高温测试的温度与时间要求。
在前述的晶片封装制程中，可另包含一步骤为：设置复数个外接端子于该基板条的该些外接垫，执行于封胶后烘烤步骤之后且在封装切割步骤之前。
在前述的晶片封装制程中，该些外接端子可包含复数个焊球。
在前述的晶片封装制程中，该些电镀线断路区可形成于该些基板单元的该些表面接合面的周边。
在前述的晶片封装制程中，该些电镀线断路区可形成为该些基板单元的对应打线槽孔。
在前述晶片封装制程中，每一基板单元可更具有一打线槽孔与复数个邻近于该打线槽孔的内接垫，该打线槽孔用以显露该晶片的复数个焊垫，而上述电性连接步骤中形成复数个焊线，其连接该些焊垫与该些内接垫。
在前述的晶片封装制程中，在上述封装切割过程中，可以切割刀具同时切割该基板条与该封胶体。
在前述的晶片封装制程中，该些电镀线断路区可形成于上述晶片设置步骤之前。
借由上述技术方案，本发明简并预烧测试与高温测试的晶片封装制程至少具有下列优点及有益效果：
1、本发明改进封胶后烘烤步骤(Post Mold Curing，PMC)以能结合预烧测试(burn-in test)，可以省去后续记忆体晶片封装构造的测试时间，进而能够降低制程周期时间，非常适于实用。
2、本发明能够使封胶烘烤炉与预烧测试炉整合为单一套设备成为可行，藉此可以减少封装测试设备的设置成本。此外，还可以减少外接端子在后续测试过程受损与劣化，从而更加适于实用。
综上所述，本发明是有关于一种简并预烧测试与高温测试的晶片封装制程，一个或复数个晶片是设置于一基板条的一个或复数个基板单元，该基板条具有复数个电镀线断路区，以使不同基板单元之间的外接垫为电性隔离。进行电性连接与封胶的步骤之后，进行一封胶后烘烤，同时进行预烧测试的步骤，若需要高温测试亦可在此步骤进行。因此，该些晶片在基板条等级便已提前完成预烧测试在封装切割形成之前并与封胶后烘烤步骤合，故能缩短后续的测试时间。本发明具有上述诸多优点及实用价值，其不论在制造方法或功能上皆有较大的改进，在技术上有显著的进步，并产生了好用及实用的效果，且较现有的晶片封装制程具有增进的突出功效，从而更加适于实用，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是现有习知的晶片封装制程的流程示意图。
图2是现有习知的记忆体晶片封装构造的测试过程的流程示意图。
图3是依据本发明的一具体实施例，一种简并预烧测试与高温测试的晶片封装制程的流程示意图。
图4A至图4C是依据本发明的一具体实施例，在该封装制程中由一晶圆提供复数个晶片的截面示意图。
图5A至图5F是依据本发明的一具体实施例，在该封装制程中由晶片设置开始的一基板条的截面示意图。
图6是依据本发明的一具体实施例，利用该晶片封装制程，后续记忆体晶片封装构造的测试过程的流程示意图。
图7是依据本发明的一具体实施例，在该封装制程中所提供基板条于周边电镀线断路区的局部放大截面示意图。
图8是依据本发明的另一具体实施例，在该封装制程中所提供基板条于中央电镀线断路区的局部放大截面示意图。
11：晶圆研磨         12：晶圆切割
13：黏晶在基板条     14：电性连接
15：形成封胶体         16：封胶后烘烤
17：设置外接端子       18：封装切割
21：第一次高温储放     22：预烧测试
23：低温储放           24：第二次高温储放
31：晶圆研磨           32：晶圆切割
33：黏晶在基板条       34：电性连接
35：电性连接           36：封胶后烘烤同时预烧测试
37：设置外接端子       38：封装切割
41：低温储放           42：高温储放
110：晶片              111：主动面
112：背面              113：焊垫
120：基板条            121：基板单元
122：晶片设置面        123：表面接合面
124：外接垫            125：电镀线断路区
126：内接垫            127：打线槽孔
128：电镀线残留线段    128A：电镀线残留线段
129：防焊层            130：焊线
140：封胶体            150：外接端子
210：割刀具            220：预烧探测板
221：探测端子          230：测试板
240：切割刀具
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的简并预烧测试与高温测试的晶片封装制程其具体实施方式、制造方法、步骤、特征及其功效，详细说明如后。
有关本发明的前述及其他技术内容、特点及功效，在以下配合参考图式的较佳实施例的详细说明中将可清楚呈现。通过具体实施方式的说明，当可对本发明为达成预定目的所采取的技术手段及功效得一更加深入且具体的了解，然而所附图式仅是提供参考与说明之用，并非用来对本发明加以限制。
请参阅图3所示，是依据本发明的一具体实施例，一种简并预烧测试与高温测试的晶片封装制程的流程示意图。本发明较佳实施例的一种晶片封装制程，主要包含以下步骤：晶圆研磨步骤31、晶圆切割步骤32、黏晶在基板条步骤33、电性连接步骤34、形成封胶体步骤35、封胶后烘烤同时预烧测试步骤36以及封装切割步骤38。较佳的，可以另包含一非必要的设置外接端子步骤37。请参阅图3，并辅以参阅图4A至图4C以及图5A至图5F所示，将晶片封装制程具体说明如下。
首先，如图4A至图4C所示，是依据本发明的一具体实施例，在该封装制程中由一晶圆提供复数个晶片的截面示意图。在晶圆研磨步骤31中，如图4A所示，首先提供一晶圆，该晶圆包含有复数个晶片110(或可称为晶粒)并具有一主动面111以及一背面112。在该主动面111上对应每一晶片110的区域形成有记忆体区块、焊垫113与保护层(图未绘出)，更可包含各式可能的集成电路。通常该记忆体区块内是为动态随机存取记忆体，可为双倍资料速率(DDR)类型，例如DDR、DDR2、DDR3或DDR4等记忆体。
在该晶圆研磨步骤31中，如图4B所示，对该晶圆的背面112研磨，以薄化并控制该些晶片110的厚度为一致，可令该些晶片110由该主动面111至该背面112的厚度是介于0.5至12密耳(mil)，达到晶圆薄化，以供高密度晶片堆叠、薄型封装或是其它用途。
接着，进行晶圆切割步骤32，如图4B所示，藉由一切割刀具210对已经背研磨的晶圆进行切割，以形成复数个单颗化的晶片110(如图4C所示)。
之后，请参阅图5A至图5F所示，是依据本发明的一具体实施例，在该封装制程中由晶片设置开始的一基板条的截面示意图。在黏晶在基板条步骤33中，如图5A所示，设置该些晶片110于一基板条120的一个或复数个基板单元121。每一基板单元121具有一晶片设置面122以及一相对的表面接合面123。可藉由黏晶材料的黏接，将该些晶片110的主动面111贴设在对应的晶片设置面122。该表面接合面123设有复数个外接垫124。在本实施例中，所预定的封装型态是为窗口型球格阵列封装(Window BGA)，每一基板单元121可更具有一打线槽孔127与复数个邻近于该打线槽孔127的内接垫126，该打线槽孔127是用以显露该晶片110位于其主动面111的复数个焊垫113。该些焊垫113设置于该晶片110的主动面111的一中央位置并为线性排列，以作为晶片电极，故由图5A中仅可观视到单一个焊垫。该些焊垫113除了单排排列之外，有些情况下，可以为双排或是更多排排列。其中，该些焊垫113是对准在该基板条120的该些打线槽孔127内。再如图5A所示，封胶后烘烤同时预烧测试步骤36之前，该基板条120是具有复数个电镀线断路区125，以使不同基板单元121之间的外接垫124为电性隔离。该些电镀线断路区125在该基板条120的形状可为长条槽状或多点孔状，由防焊层的开孔界定或是直接打孔形成。
请参阅图7所示，是依据本发明的一具体实施例，在该封装制程中所提供基板条于周边电镀线断路区的局部放大截面示意图。在一更详细的具体结构中，该些电镀线断路区125可形成于该每一基板单元121的表面接合面123的周边。一防焊层129是可覆盖于该基板条120的该表面接合面123，以遮覆该基板条120的线路，但显露该些外接垫124。该基板条120可具有复数个电镀线残留线段128，位于每一封装单元121的周边，其线端是被切断于该些电镀线断路区125。
以上说明仅是一具体实施例结构的具体说明，并不是用以局限本发明的应用。本发明并不限定于窗口型球格阵列封装，亦可运用于平面阵列封装(LGA)、无外引脚式封装(QFN)、微间距球格阵列封装(FBGA)、覆晶球格阵列封装(FCBGA)或塑胶球格阵列封装(PBGA)等产品。
请参阅图8所示，是依据本发明的另一具体实施例，在该封装制程中所提供基板条于中央电镀线断路区的局部放大截面示意图。在另一具体架构中，该些电镀线断路区125可形成为该些基板单元121的对应打线槽孔127，用以切断穿过该些基板单元中央的电镀汇流排线。复数个电镀线残留线段128A可形成于该打线槽孔127的周边，以使不相同封装单元121的外接垫124为电性隔离。在不同实施例中，电镀线残留线段可完全被蚀除，以避免有毛边(burr)产生。
接着，在电性连接步骤34中，请参阅图5B所示，该些晶片110是电性连接至对应的基板单元121。在本实施例中，是利用打线技术形成复数个焊线130，该些焊线130是通过该基板条120的该些打线槽孔127，以电性连接该些晶片110的该些焊垫113与该基板条120表面接合面123的该些内接垫126。
之后，请参阅图5C所示，在形成封胶体步骤35中，可藉由模封方法形成一封胶体140于该基板条120上，以密封该些晶片110与该些焊线130，使其不受水气、热气及杂讯的影响，可以提升产品可靠度。在本实施例中，该封胶体140是形成于该基板条120的晶片设置面122上以及该些打线槽孔127。该封胶体140可稍突出于该表面接合面123，以完全密封该些焊线130。
之后，请参阅图5D所示，在封胶后烘烤同时预烧测试步骤36中，进行一封胶后烘烤(Post Mold Curing，PMC)，以使该封胶体140为固化稳定。该基板条120可连同一预烧探测板220与一测试板230设置入一可加热与预热测试的烘烤炉内。在封胶后烘烤过程中同时进行基板条等级的预烧测试(burn-in test)。其中，在步骤36中，该基板条120的该些外接垫124尚未设置外接端子，该预烧探测板220的复数个探测端子221能电性接触该基板条120的该些外接垫124。该些探测端子221更探触至该测试板230。步骤36中封胶后烘烤(PMC)的时间应作适当的延长，在使该封胶体140能达到适当的固化成效之后，更应达到预烧测试的效果。例如，在该烘烤炉内的该基板条120可处于加热温度(约摄氏一百二十度以上)持续六小时以上。电流可经由该预烧探测板220与该些外接垫124到达该基板条120上的记忆体晶片110，以对该些记忆体晶片110施加一适当电压，故能够在封胶后烘烤过程同时进行基板条等级预烧测试。该封胶体140可完全或高比例的固化，同时可以让该基板条120上的记忆体晶片110中容易失效或故障的少数晶片先行损坏，以能够在后续的测试中被检测发现。
较佳的，在上述封胶后烘烤过程中，可同时进行一高温储放步骤(hightemperature storaging step)，在上述预烧测试之前，使封装相关的劣品被检测出。
在本实施例中，非限定地，本发明可以另包含有一设置外接端子的步骤37，执行于封胶后烘烤同时预烧测试步骤36之后与封装切割步骤38之前。请参阅图5E所示，在设置外接端子步骤37中，设置复数个外接端子150于该基板条120的该些外接垫124。在本实施例中，该些外接端子150可包含复数个焊球，以构成球格阵列(BGA)封装。由于本发明的基板条等级预烧测试(即步骤36)是实施在设置外接端子步骤37之前，该些外接端子150不会经历到预烧测试的长时间高温条件，且不需要被习知预烧槽座的探针端子所压触，该些外接端子150具有较佳的耐用度与接合强度。以焊球为例，相对的比较不会有金脆效应(Gold Embrittlement)产生的假焊与掉球的问题或是被刮伤或碰撞掉球的发生。
最后，进行封装切割步骤38，请参阅图5E及图5F所示，以一切割刀具240，沿着该些基板单元121的边缘(即切割道)进行封装切割，以使该些载设有上述已封胶晶片110与该些外接端子150的基板单元121为单体化分离为单颗已预烧测试的记忆体晶片封装构造(如图5F所示)。在上述封装切割过程中，该切割刀具240可以同时切割该基板条120与该封胶体140。
因此，请参阅图6所示，是依据本发明的一具体实施例，利用该晶片封装制程，后续记忆体晶片封装构造的测试过程的流程示意图。利用本发明的晶片封装制程所制得的记忆体晶片封装构造，在后续的记忆体晶片封装构造的测试过程并不需要预烧测试，其主要仅包含一低温储放的步骤41与一高温储放的步骤42即可。在电性测试个别分离的记忆体晶片封装构造之后，汰除不良品，并对优良品作速度分类。大幅缩短了后续记忆体晶片封装构造的测试时间，进而可以降低制程周期时间。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，本发明技术方案范围当依所附申请专利范围为准。任何熟悉本专业的技术人员可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种晶片封装制程，其特征在于其包括以下步骤：
提供一个或复数个晶片；
设置该些晶片于一基板条的一个或复数个基板单元，每一基板单元具有一晶片设置面及一相对的表面接合面，该表面接合面设有复数个外接垫；
电性连接该些晶片至对应的基板单元；
形成一封胶体于该基板条上，以密封该些晶片；
进行一封胶后烘烤，以使该封胶体固化稳定，并且在封胶后烘烤过程中同时进行预烧测试，以一预烧探测板的复数个探测端子电性接触该基板条的该些外接垫，在上述封胶后烘烤步骤之前，该基板条具有复数个电镀线断路区，以使不同基板单元之间的外接垫为电性隔离；以及
进行封装切割，以使该些载设有上述已封胶晶片与该些外接端子的基板单元为单体化分离为单颗封装构造。
2.根据权利要求1所述的晶片封装制程，其特征在于其中所述的封胶后烘烤过程中，同时进行一高温储放步骤。
3.根据权利要求1所述的晶片封装制程，其特征在于其另包含一步骤为：设置复数个外接端子于该基板条的该些外接垫，执行于封胶后烘烤步骤之后且在封装切割步骤之前。
4.根据权利要求3所述的晶片封装制程，其特征在于其中所述的该些外接端子是包含复数个焊球。
5.根据权利要求1所述的晶片封装制程，其特征在于其中所述的该些电镀线断路区是形成于该些基板单元的该些表面接合面的周边。
6.根据权利要求1所述的晶片封装制程，其特征在于其中所述的该些电镀线断路区是形成为该些基板单元的对应打线槽孔。
7.根据权利要求1所述的晶片封装制程，其特征在于其中所述的每一基板单元更具有一打线槽孔与复数个邻近于该打线槽孔的内接垫，该打线槽孔是用以显露该晶片的复数个焊垫，而上述电性连接步骤中形成复数个焊线，其是连接该些焊垫与该些内接垫。
8.根据权利要求1所述的晶片封装制程，其特征在于其中所述的进行封装切割步骤在封装切割过程中，以切割刀具同时切割该基板条与封胶体。
9.根据权利要求1所述的晶片封装制程，其特征在于其中所述的该些电镀线断路区是形成于上述晶片设置步骤之前。
10.根据权利要求1所述的晶片封装制程，其特征在于其中所述的封胶体形成之后，该基板条是具有复数个电镀线断路区，以使不同基板单元之间的外接垫为电性隔离。
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