CN112242310A - 芯片封装体和制造芯片封装体的方法 - Google Patents

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Abstract

提供了一种制造芯片封装体的方法。该方法可以包括：图案化芯片的至少一个芯片焊盘，以在所述至少一个芯片焊盘中形成图案化的结构，所述图案化的结构包括至少一个预定凹部；以及使用包封材料包封芯片，从而填充至少一个预定凹部。

Description

芯片封装体和制造芯片封装体的方法
技术领域
多种实施例总体上涉及一种芯片封装体以及一种制造芯片封装体的方法。
背景技术
在裸片封装体中，特别是在层合裸片封装体中，例如双面芯片嵌入式产品(CE)中，其一个示例在图2中示出，半导体裸片/芯片112的金属化部104、106、108与包封材料124(例如，印刷电路板(PCB)层合材料)之间的粘附力可能比期望的弱。因此，在当前的CE产品中，最大的挑战之一可能是相对光滑的、可能较大的裸片Cu表面104、106、108与PCB层合材料124之间的层离。铜面积越大，层离的风险越高。
解决该问题的尝试包括例如在金属化部上添加附加的聚酰亚胺层。然而，这使得必须随后钻孔穿过聚酰亚胺钝化部，并在随后的镀覆处理之前通过去污处理去除残留物，这可能是复杂的，甚至是不可能的。此外，聚酰亚胺只能应用于裸片的前侧，因此可能无法为包括两个或更多个以不同取向安装的裸片、即一个裸片的前侧面向载体而另一个裸片的背侧面向载体安装的裸片封装体提供解决方案。
另一尝试包括所谓的Cu粗糙化，这意味着对铜表面进行粗糙化，这是可能的，因为裸片被首先扩散焊接到铜(Cu)引线框架上，并且可以在不损坏引线框架的情况下在层合处理之前对带有芯片的引线框架进行例如湿化学处理以进行粗糙化。但是，其它芯片嵌入过程可能更复杂。例如，仅在第一次层合处理之后才可对芯片的前侧(或更一般地说，在接合过程中朝下的那一侧)进行粗糙化处理，但这可能会带来风险，因为在第一次层合之后层合材料可能仅会部分固化并且可能会因此在粗糙化过程中受损。同样，可能无法对芯片的背侧(或更一般地说，在接合过程中朝下的一侧)进行粗糙化处理。
对于当前的CE芯片嵌入工艺流程，还不存在用于增加两个裸片表面(即前侧和背侧)的粘附力的实际解决方案。
发明内容
提供了一种制造芯片封装体的方法。所述方法可以包括：图案化芯片的至少一个芯片焊盘，以在所述至少一个芯片焊盘中形成图案化的结构，所述图案化的结构包括至少一个预定凹部；以及使用包封材料包封芯片，从而填充所述至少一个预定凹部。
附图说明
在附图中，在所有不同的视图中，相同的附图标记通常指代相同的部件。为了避免拥挤，可能会省略一些本来可以重复的附图标记。附图不一定按比例绘制，而是通常将重点放在说明本发明的原理上。在以下描述中，参考以下附图描述了本发明的多种实施例，其中：
图1示出了根据现有技术的芯片封装体装置的剖视图；
图2分别示出了根据现有技术的芯片封装体和根据多种实施例的芯片封装体的顶视图；
图3分别示出了根据现有技术的芯片封装体和根据多种实施例的芯片封装体的底视图；
图4分别示出了根据现有技术的芯片封装体和根据多种实施例的芯片封装体的底视图；
图5示出了根据现有技术的芯片封装体的剖视图，以及根据多种实施例的芯片封装体的剖视图(每个视图具有放大视图)；
图6示出了根据多种实施例的芯片封装体的剖视图；
图7以一序列的剖视图示出了形成根据多种实施例的芯片封装体的过程；
图8以一序列的剖视图示出了形成根据多种实施例的芯片封装体的过程；
图9示出了制造根据多种实施例的芯片封装体的方法的工艺流程。
具体实施方式
下面的详细描述参考附图，所述附图通过图示示出了可以实施本发明的具体细节和实施例。
词语“示例性”在本文中用来表示“用作示例、实例或说明”。本文中被描述为“示例性”的任何实施例或设计不是必须被解释为比其它实施例或设计优选或有利。
关于在侧部或表面“之上”形成沉积材料中所使用的词语“之上”在本文中可以用来表示沉积材料可以“直接”形成在所述侧部和表面上，例如与所述侧部和表面直接接触。关于在侧部或表面“之上”形成沉积材料中所使用的词语“之上”在本文中也可以用来表示沉积材料可以“间接”形成在所述侧部或表面上而使得一个或多个附加的层被布置在所述侧部或表面与沉积材料之间。
针对装置提供了本公开的多个不同方面，并且针对方法提供了本公开的多个不同方面。可以理解的是，装置的基本特征对于方法也成立，反之亦然。因此，为了简洁起见，可能已经省略了对这些特征的重复描述。
在多种实施例中，提供了CE型芯片封装体中的芯片焊盘与模制物或层合材料之间的锁定结构。
在多种实施例中，芯片封装体中的芯片(例如晶体管、例如SiC晶体管或GaN晶体管、例如MOSFET或IGBT或不同器件)的(大的)铜焊盘(例如前侧和/或背侧)可以被结构化，以改善铜焊盘与模制物之间的附着力和降低层离的风险。
换个说法，(例如，铜)芯片焊盘金属化区域可以被至少部分地分成较小的区域，以形成用于模制物/层合材料包封的锁定结构、例如可以由模制物/层合材料填充的凹部，以使得模制物/(PCB-)层合材料与芯片(例如铜)金属化部之间由于金属化部中具有开口而具有减小的表面积来降低层离的风险。开口可以减小与层合材料直接接触的(例如，铜)金属化部面积。这可以减小金属化部-包封界面处的应力，因此可降低层离的风险。
用于模制物/层合材料的锁定结构可以用在芯片的两侧上。在多种实施例中，锁定结构可以完全延伸穿过(例如，Cu)金属化部。这可具有更容易处理的优点，因为可不需要附加的处理。
在其它实施例中，锁定结构可以仅部分地延伸穿过Cu金属化部，这可能需要附加的光刻和蚀刻工艺。在多种实施例中，可以在镀覆功率金属之后使用蚀刻工艺来创建锁定结构(例如，开口)。在图案镀覆工艺形成结构化金属化部的情况下，镀覆掩模可在镀覆之前已经被图案化。
图2分别示出了根据现有技术的芯片封装体102和根据多种实施例的芯片封装体202的顶视图。
图3和图4中的每个分别示出了根据现有技术的芯片封装体102和根据多种实施例的芯片封装体202的底视图。图5示出了根据现有技术的芯片封装体102的剖视图和根据多种实施例的芯片封装体202的剖视图(每个视图具有放大视图)。图6示出了根据多种实施例的芯片封装体202的剖视图。图7和图8中的每一个以一序列的剖视图示出了根据多种实施例的形成芯片封装体的过程。
如图5所示，(为了易于比较，其在顶部示出了根据现有技术的芯片封装体102)，芯片封装体202可以包括芯片112，该芯片112包括至少一个芯片焊盘104、108以及包封该芯片112的包封材料124。所述至少一个芯片焊盘104、108可以例如具有位于芯片112的第一侧的第一芯片焊盘104和位于芯片的第二侧108的第二芯片焊盘108。第三芯片焊盘106可以附加地布置在芯片的第一侧(与第一芯片焊盘104一起)，或者布置在芯片的第二侧(与第二芯片焊盘108一起)。
芯片112可以包括或由电子电路器件、例如晶体管或二极管组成。芯片112可以包括或由功率器件、例如功率晶体管或功率二极管组成。芯片焊盘104、106、108可以被配置为用于电子电路器件的触点，例如晶体管的控制焊盘(例如，栅极)和两个载流焊盘(例如，源极和漏极)。芯片焊盘108可以是芯片背侧金属化部。因此，芯片焊盘108可以具有大的面积，这对于载流芯片焊盘可能特别有用，并从而可例如形成晶体管的源极或漏极触点。
在多种实施例中，芯片焊盘104、106、108的表面可以包括图案化的结构，该图案化的结构包括至少一个预定凹部222。图2至图7示出了包括所述至少一个预定凹部222的这种图案化结构的多种示例性实施例。尽管在实施例中可仅针对一个或某个焊盘(例如，仅针对背侧金属化部、例如漏极，或者仅针对栅极)示出了特定图案、布置形式等的预定凹部222，但是应当理解，在多种实施例中，根据芯片焊盘104、106、108的物理限制，可以将任何布置形式的凹部222应用于芯片焊盘104、106、108中的任何一个。
“预定凹部”可以理解为具有预定的形状和位置。在多种实施例中，掩模可以用于结构化芯片焊盘104、106、108，从而形成所述至少一个预定凹部222。例如，掩模可以例如通过湿或干蚀刻用于后处理芯片焊盘104、106、108。掩模可以例如通过光刻工艺形成。可以在掩模中形成所述至少一个预定凹部222，或者更确切地说，形成预定凹部222的掩模对应物。在多种实施例中，可以例如通过激光结构化在不使用掩模的情况下形成所述至少一个预定凹部222。通常，可以使用任何合适的结构化工艺来形成所述至少一个预定凹部222，优选地，可以在当前的CE制造工艺中均可使用的结构化工艺。
所述至少一个预定凹部222可以填充有包封材料124。
即使所有示出的实施例都具有多于一个的预定凹部222，但在多种实施例中，单个预定凹部222可能足以增加芯片焊盘104、106、108与包封材料124之间的粘附力。
即使所述至少一个预定凹部222仅部分地延伸穿过(例如，铜)芯片焊盘104、106、108，但所述至少一个预定凹部222完全形成在低粘附力材料中，因此结构化的表面可以提供一个或多个锚定区域，从而已经增加了结构化的表面与包封材料124之间的“机械”粘附力。假设形成所述至少一个预定凹部222的侧壁和底部的芯片焊盘104、106、108的材料是低粘附力材料，图5(中间)和图8可以被认为是这样的实施例的说明性示例。
在其说明性示例在图5(底部)、图6和图7中示出的多种实施例中，可以通过将所述至少一个预定凹部222形成为通孔、即预定凹部的深度足够深而一直延伸穿过芯片焊盘104、106、108来进一步增加粘附力。在芯片焊盘104、106、108下方，可以暴露出对包封材料124比对芯片焊盘104、106、108(其可以例如包括或由铜或铜合金、例如AlCu或者例如Ni、NiV、Au、NiVAg和/或NiVPd组成，所有这些材料对包封材料124的粘附力都可能较低)的材料具有更高粘附力的材料110。可暴露于所述至少一个预定凹部222的底部处的材料110可以例如包括或由半导体材料、例如硅、碳化硅或其它已知的半导体材料，和/或介电材料、例如氧化物、诸如二氧化硅(SiO2)、氮化硅(Si3N4)，或有机材料、例如聚酰亚胺(PI)组成。
在多种实施例中，至少一个芯片焊盘104、106、108可以包括或由金属层堆叠体组成，所述金属层堆叠体具有在芯片焊盘的表面处的第一层以及在第一层之下的至少一个第二层，第一层包括或由第一类型的金属(例如铜或含铜)组成，第二层包括或由第二类型的金属、例如可以对包封材料124具有更高粘附力(比第一类型的金属)的金属组成。所述至少一个预定凹部222可以延伸穿过第一层，但是不延伸穿过第二层。第二类型的金属可以例如包括或由铝、镍和/或钨组成。假设形成所述至少一个预定凹部222的至少底部，可能还部分地形成其侧壁的芯片焊盘104、106、108的材料是第二类型的金属，图5(中间)和图8可以被认为是这样的实施例的说明性示例。
所述至少一个预定凹部的深度d可以为至少2μm并且至多为芯片焊盘104、106、108的厚度，例如约2μm至8μm之间的深度，例如3μm至7μm之间的深度。图5为相应的图示。
与凹部222外的芯片焊盘104、106、108的厚度相比，凹部222中的芯片焊盘104、106、108的厚度可以减小。
所述至少一个预定凹部222的形状可不受限制。所述形状(例如，凹部222在芯片焊盘104、106、108的平面内的外周的形状)可以例如是滚圆形、例如圆形(例如，如图2所示，第三实施例)，多边形、例如矩形(例如，如图2所示，第二实施例；如图3所示，第一、第二和第四实施例；以及如图4所示，第一和第四实施例)、例如正方形(例如，如图2所示，第一实施例；如图3所示，第三实施例；以及如图4所示，第二实施例)，或基本上任何形状。
所述至少一个预定凹部222的宽度w(相应的图示参见图5)可以在约10μm至约100μm的范围内，例如在约20μm至约80μm、例如约30μm至约60μm的范围内。凹部222的最大尺寸和数量可以由芯片焊盘104、106、108的设计(例如形状)以及可能需要在芯片封装体202中形成的并且可以物理和电连接到芯片焊盘104、106、108的微过孔(例如，μ过孔)的数量来限制。
所述至少一个预定凹部222可包括多个预定凹部222。相应的图示参见图2至图8。所述多个预定凹部222可以例如形成预定凹部222的阵列，例如矩阵形式布置的凹部222，如图3的第二、第三和第四示例性实施例和图4的第一和第二示例性实施例所示；或者成网格的凹部222，其中，凹部222形成网格的线，如图3的第一实施例所示和如图4的第三实施例所示。在多种实施例中，所述多个预定凹部222的布置可以是不规则的，例如如图2的实施例所示。
在多种实施例中，预定凹部222的阵列可以分布于芯片焊盘104、106、108的整个表面。换句话说，对于形成凹部222的线的网格，线可以延伸到芯片焊盘104、106、108的边缘，例如如图3的第一实施例所示和如图4的第三实施例所示。对于各个凹部222的阵列图案，凹部222可以被布置在芯片焊盘104、106、108的表面上而使得对于最靠近芯片焊盘104、106、108边缘的每个凹部222，根据阵列图案布置的相邻阵列将落在芯片焊盘104、106、108的表面之外。示例性实施例在图3的第二、第三和第四实施例和图4的第一和第二实施例中示出。
在多种实施例中，预定凹部222的阵列可以仅在芯片焊盘104、106、108的表面的一部分上延伸。换句话说，关于阵列图案，至少对于凹部222中的一个，原则上可以根据阵列图案来布置相邻的凹部222，但是在该位置处没有布置凹部222，或者关于网格，网格线可能不会一直延伸到芯片焊盘104、106、108的边缘。
在多种实施例中，例如如图2的第二实施例所示和如图3的第二和第四实施例所示，所述至少一个预定凹部222可以包括至少一个凹槽，例如多个凹槽。在多种实施例中，所述多个凹槽中的至少一个凹槽可以具有沿第一方向的长轴，并且所述多个凹槽中的至少一个其它凹槽可以具有沿与第一方向不同的第二方向的长轴。这在图2的第二实施例中针对芯片焊盘104、108示出并且在图3的第三实施例中示出。在多种实施例中，所有的凹槽可以是平行的，例如如图2的第二实施例中针对芯片焊盘106所示，如图3的第二实施例所示和如图4的第一实施例所示。图3的第一实施例和图4的第三实施例的网格线可以被认为是相交的凹槽。
在多种实施例中，相邻的凹部222之间的距离S(见图3)可以在约100μm至约150μm的范围内。因此，芯片焊盘104、106、108的表面上的多个预定凹部222的密度可以更小或更大。这在图3中可见，其中相邻的凹部之间的距离S从左列到右列减小，并且相应地，凹部222的密度从左到右增大。
在多种实施例中，芯片焊盘104、106、108的表面(不考虑所述至少一个凹部222)可以具有至多3μm，例如约0.5μm至2μm之间的表面粗糙度Rz。
在多种实施例中，例如如图6所示，芯片封装体202可以包括至少一个与焊盘104、106、108上的预定区域接触的过孔224(例如，μ过孔)。所述至少一个预定凹部222的位置可以不与所述至少一个过孔224的预定区域重叠。这在图2的右列和图4的右列的实施例的顶视图中示出。
如图7以一序列剖视图所示，形成根据多种实施例的芯片封装体的过程可以包括面板镀覆，随后对镀覆的金属层、芯片焊盘104、106、108进行结构化。
如图7所示，可以在半导体芯片112上布置芯片焊盘104、106、108(第二面板)。芯片焊盘104可以是晶体管的源极焊盘，芯片焊盘106可以是栅极焊盘，芯片焊盘108可以是漏极焊盘。芯片焊盘104、106、108可以例如通过溅射和随后的铜镀覆形成。
如图7的第一面板中所示，源极焊盘104和栅极焊盘106可以形成在第一金属层118上，所述第一金属层118可以由对包封材料124具有相对低的粘附力的金属、例如AlCu形成。在多种实施例中，第一金属层118可以设置在芯片112的两侧或者不设置在任何一侧。至少在某些预定位置处，材料110可以作为钝化层布置在第一金属层118与芯片焊盘104、106、108之间。材料110可以保护第一金属层118免受用于形成凹部222的蚀刻化学物质的影响。它可以是介电材料。在源极焊盘104与栅极焊盘106之间，材料110可以以材料110层布置，以将源极焊盘104与栅极焊盘106分开。在金属材料110作为钝化层的情况下，介电材料可以用于将源极焊盘104与栅极焊盘106分开。在多种实施例中，可以提供阻挡层作为第一金属层118(例如，其一部分)或者除第一金属层118之外还提供阻挡层。
由芯片焊盘104、106、108和可选的第一金属层、材料110和阻挡层形成的堆叠体的示例可以包括AlCu和/或Cu与钝化层和/或阻挡层的组合，或者不包括钝化层和阻挡层。
如第三面板中所示，随后，可以例如使用光刻和蚀刻来结构化前侧和背侧。在前侧，可以通过形成焊盘间隔120来将源极焊盘104与栅极焊盘106彼此分开，在背侧，可以从分切道122去除铜。
在多种实施例中，所述至少一个预定凹部222可以与分切道122或焊盘间隔120同时形成。例如，背侧的预定凹部222可以与分切道122同时形成，和/或前侧的预定凹部222可以与前侧的焊盘间隔120和分切道122同时形成。在多种实施例中，仅是用于蚀刻工艺的掩模可以与标准工艺中的掩模不同地配置。
如第四面板中所示，包封材料124可以例如通过模制或层合布置在芯片112的两侧之上。包封材料124可以被布置为一层并且可以侵入到预定凹部222中而可在那里固化。例如如上所述，固体的包封材料124可以在预定凹部222中被“锁定”到芯片焊盘104、106、108。
图8以一序列剖视图示出了形成根据多种实施例的芯片封装体的过程。
图8所示的过程可以不同于图7所示的过程，不同之处在于，前侧金属化部104、106和背侧金属化部108的结构化可以至少部分地通过结构化的沉积来进行，例如使用掩模进行镀覆。
在多种实施例中，结构化中的至少一些例如形成焊盘间隔122和分切道120。该工艺可以允许形成不一直延伸穿过芯片焊盘104、106、108的凹部222。
这意味着，在凹部222仅部分地穿过金属化部104、106、108(例如，铜)形成的情况下，可能需要附加的蚀刻工艺。凹部222的数量和形状可以不受限制。
在图7和图8中，为了容易识别凹部222并与焊盘间隔120和分切道122区分开，在第三面板中以灰色阴影示出了凹部222。
图9示出了制造根据多种实施例的芯片封装体的方法的工艺流程900。
该方法可以包括：图案化芯片的至少一个芯片焊盘，以在所述至少一个芯片焊盘中形成图案化的结构，所述图案化的结构包括至少一个预定凹部(在步骤910中)；以及使用包封材料来包封芯片，从而填充所述至少一个预定凹部(在步骤920)。
下面将说明多种示例：
示例1是一种制造芯片封装体的方法。所述方法可以包括：图案化芯片的至少一个芯片焊盘，以在所述至少一个芯片焊盘中形成图案化的结构，所述图案化的结构包括至少一个预定凹部；以及使用包封材料来包封芯片，从而填充所述至少一个预定凹部。
在示例2中，示例1的主题可以可选地包括：所述至少一个芯片焊盘使用掩模图案化。
在示例3中，示例1的主题可以可选地包括：所述至少一个预定凹部通过使用掩模处理芯片焊盘形成。
在示例4中，示例1至3中任何一个的主题可以可选地包括：形成所述至少一个预定凹部包括或由蚀刻组成。
在示例5中，示例1的主题可以可选地包括：形成所述至少一个预定凹部包括或由激光加工组成。
在示例6中，示例1的主题可以可选地包括：形成所述至少一个预定凹部包括在图案镀覆工艺期间形成所述至少一个预定凹部。
在示例7中，示例1至6中任何一个的主题可以可选地包括：形成所述至少一个预定凹部包括在芯片焊盘的至少一个预定区域中减小芯片焊盘的厚度。
在示例8中，示例1至7中任何一个的主题可以可选地包括：以晶片级执行对所述至少一个芯片焊盘的图案化。
在示例9中，示例8的主题可以可选地包括：以晶片级执行包封。
在示例10中，示例1至9中任何一个的主题可以可选地包括：包封包括使用层合材料层合芯片。
在示例11中，示例1至9中任何一个的主题可以可选地包括：包封包括模制。
在示例12中，示例1至11中任何一个的主题可以可选地包括：图案化所述至少一个芯片焊盘包括形成多个预定凹部。
在示例13中，示例1至12中任何一个的主题可以可选地包括：形成所述多个预定凹部包括将所述多个预定凹部形成为凹部的阵列。
示例14是一种芯片封装体。芯片封装体可以包括：包括至少一个芯片焊盘的芯片以及包封芯片的包封材料，其中，芯片焊盘的表面包括图案化的结构，所述图案化的结构包括至少一个预定凹部，其中，所述至少一个预定凹部填充有包封材料。
在示例15中，示例14的主题可以可选地包括：所述至少一个预定凹部的深度为至少2μm。
在示例16中，示例14或15的主题可以可选地包括：图案化的结构包括掩模图案化的结构。
在示例17中，示例14至16中任何一个的主题可以可选地包括：所述至少一个预定凹部包括至少一个延伸穿过所述至少一个芯片焊盘的整个厚度的通孔。
在示例18中，示例14至17中任何一个的主题可以可选地包括：在所述至少一个预定凹部的底部，暴露出半导体材料和/或介电材料。
在示例19中，示例14至18中任何一个的主题可以可选地包括：芯片焊盘表面处的材料包括或由铜组成。
在示例20中，示例14至19中任何一个的主题可以可选地包括：所述至少一个芯片焊盘包括或由金属层堆叠体组成，所述金属层堆叠体具有在芯片焊盘的表面处的第一层以及在第一层之下的至少一个第二层，第一层包括或由第一类型的金属组成，第二层包括或由第二类型的金属组成。
在示例21中，示例20的主题可以可选地包括：所述至少一个预定凹部延伸穿过第一层，但不穿过第二层。
在示例22中，示例20或21的主题可以可选地包括：第一类型的金属是铜。
在示例23中，示例20至22中任何一个的主题可以可选地包括：第二类型的金属来自一组金属，该组金属包括铝、镍和钨。
在示例24中，示例14至23中任何一个的主题可以可选地包括：与在凹部外的芯片焊盘的厚度相比，在凹部中的芯片焊盘的厚度被减小。
在示例25中，示例14至24中任何一个的主题可以可选地包括：所述至少一个预定凹部包括多个预定凹部。
在示例26中，示例25的主题可以可选地包括：所述多个预定凹部形成预定凹部的阵列。
在示例27中，示例26的主题可以可选地包括：预定凹部的阵列分布于芯片焊盘的整个表面。
在示例28中，示例14至27中任何一个的主题可以可选地包括：所述至少一个预定凹部包括至少一个凹槽。
在示例29中，示例28的主题可以可选地包括：所述至少一个凹槽包括多个凹槽。
在示例30中，示例29的主题可以可选地包括：所述多个凹槽中的至少一个凹槽具有沿第一方向的长轴，所述多个凹槽中的至少一个其它凹槽具有沿与第一方向不同的第二方向的长轴。
在示例31中，示例29或30的主题可以可选地包括：所述多个凹槽相交。
在示例32中，示例31的主题可以可选地包括：多个相交的凹槽包括或由成网格的凹槽组成。
在示例33中，示例14至32中任何一个的主题可以可选地包括：所述至少一个凹部的宽度在约10μm至约100μm的范围内。
在示例34中，示例14至33中任何一个的主题可以可选地包括：相邻的凹部之间的距离在约100μm至约150μm的范围内。
在示例35中，示例14至34中任何一个的主题可以可选地包括：芯片包括或由功率器件组成。
在示例36中，示例35的主题可以可选地包括：功率器件包括或由功率晶体管组成。
在示例37中，示例14至36中任何一个的主题可以可选地包括：芯片包括或由晶体管组成。
在示例38中，示例14至18中任何一个的主题可以可选地包括：所述至少一个芯片焊盘包括芯片背侧金属化部。
在示例39中，示例14至38中任何一个的主题可以可选地包括：所述至少一个芯片焊盘包括载流焊盘。
在示例40中，示例14至39中任何一个的主题可以可选地包括：所述至少一个芯片焊盘包括源极或漏极焊盘。
在示例41中，示例14至40中任何一个的主题可以可选地包括：所述至少一个芯片焊盘包括控制焊盘。
在示例42中，示例14至41中任何一个的主题可以可选地包括：所述至少一个芯片焊盘包括栅极焊盘。
在示例43中，示例14至42中任何一个的主题可以可选地进一步包括：至少一个与焊盘上的预定区域接触的过孔，其中，所述至少一个预定凹部的位置与所述至少一个过孔的预定区域不重叠。
尽管已经参考特定实施例特别地示出和描述了本发明，但是本领域技术人员可以理解，可以在不脱离所附权利要求限定的本发明的精神和范围的情况下进行形式和细节上的各种改变。因此，本发明的范围由所附权利要求书指示，因此旨在包括落入权利要求书的等同替换的含义和范围内的所有改变。

Claims (10)

1.一种制造芯片封装体的方法，所述方法包括：
·图案化芯片的至少一个芯片焊盘，以在所述至少一个芯片焊盘中形成图案化的结构，所述图案化的结构包括至少一个预定凹部；和
·使用包封材料包封芯片，从而填充所述至少一个预定凹部，
·其中，所述至少一个预定凹部通过使用掩模处理芯片焊盘形成。
2.一种制造芯片封装体的方法，所述方法包括：
·图案化芯片的至少一个芯片焊盘，以在所述至少一个芯片焊盘中形成图案化的结构，所述图案化的结构包括至少一个预定凹部；和
·使用包封材料包封芯片，从而填充所述至少一个预定凹部，
·其中，形成所述至少一个预定凹部包括或由蚀刻组成。
3.一种制造芯片封装体的方法，所述方法包括：
·图案化芯片的至少一个芯片焊盘，以在所述至少一个芯片焊盘中形成图案化的结构，所述图案化的结构包括至少一个预定凹部；和
·使用包封材料包封芯片，从而填充所述至少一个预定凹部，
·其中，形成所述至少一个预定凹部包括或由激光加工组成。
4.一种制造芯片封装体的方法，所述方法包括：
·图案化芯片的至少一个芯片焊盘，以在所述至少一个芯片焊盘中形成图案化的结构，所述图案化的结构包括至少一个预定凹部；和
·使用包封材料包封芯片，从而填充所述至少一个预定凹部，
·其中，形成所述至少一个预定凹部包括在芯片焊盘的至少一个预定区域中减小芯片焊盘的厚度。
5.一种制造芯片封装体的方法，所述方法包括：
·图案化芯片的至少一个芯片焊盘，以在所述至少一个芯片焊盘中形成图案化的结构，所述图案化的结构包括至少一个预定凹部；和
·使用包封材料包封芯片，从而填充所述至少一个预定凹部，
·其中，包封包括使用层合材料层合芯片。
6.一种制造芯片封装体的方法，所述方法包括：
·图案化芯片的至少一个芯片焊盘，以在所述至少一个芯片焊盘中形成图案化的结构，所述图案化的结构包括至少一个预定凹部；和
·使用包封材料包封芯片，从而填充所述至少一个预定凹部，
·其中，所述至少一个预定凹部的深度为至少2μm。
7.一种制造芯片封装体的方法，所述方法包括：
·图案化芯片的至少一个芯片焊盘，以在所述至少一个芯片焊盘中形成图案化的结构，所述图案化的结构包括至少一个预定凹部；和
·使用包封材料包封芯片，从而填充所述至少一个预定凹部，
·其中，所述至少一个预定凹部包括至少一个延伸穿过所述至少一个芯片焊盘的整个厚度的通孔。
8.一种制造芯片封装体的方法，所述方法包括：
·图案化芯片的至少一个芯片焊盘，以在所述至少一个芯片焊盘中形成图案化的结构，所述图案化的结构包括至少一个预定凹部；和
·使用包封材料包封芯片，从而填充所述至少一个预定凹部，
·其中，所述至少一个芯片焊盘包括或由金属层堆叠体组成，所述金属层堆叠体具有在芯片焊盘的表面处的第一层以及在第一层之下的至少一个第二层，所述第一层包括或由第一类型的金属组成，所述第二层包括或由第二类型的金属组成。
9.一种制造芯片封装体的方法，所述方法包括：
·图案化芯片的至少一个芯片焊盘，以在所述至少一个芯片焊盘中形成图案化的结构，所述图案化的结构包括至少一个预定凹部；和
·使用包封材料包封芯片，从而填充所述至少一个预定凹部，
·其中，所述至少一个预定凹部包括至少一个凹槽。
10.一种制造芯片封装体的方法，所述方法包括：
·图案化芯片的至少一个芯片焊盘，以在所述至少一个芯片焊盘中形成图案化的结构，所述图案化的结构包括至少一个预定凹部；和
·使用包封材料包封芯片，从而填充所述至少一个预定凹部，
·形成与焊盘上的预定区域接触的至少一个过孔，其中，所述至少一个预定凹部的位置与所述至少一个过孔的预定区域不重叠。
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