CN112151621A - 一种大电流低漏电碳化硅二极管芯片及其制作方法 - Google Patents
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Abstract
本发明提供了一种大电流低漏电碳化硅二极管芯片及其制作方法，由下至上依次叠设背面电极、衬底、N‑型外延层、P+型外延层和正面电极，背面电极、衬底和N‑型外延层的规格相一致，三者相贴覆叠置，P+型外延层规格小于N‑型外延层规格，P+型外延层位于N‑型外延层的中间位置，P+型外延层的外周露出N‑型外延层形成N结构区域，正面电极的规格小于P+型外延层的规格，N结构区域由下至上依次覆盖钝化层、覆聚酰亚胺层。本发明利用碳化硅双层外延方法和等离子刻蚀方法实现，避免了离子注入产生的缺陷。本二极管芯片的尺寸可以做很大，实现100A以上产品制作。同时还具有操作简单、生产效率高、可靠性好等特点。
Description
技术领域
本发明属于半导体器件技术领域，涉及一种二极管芯片，特别是一种大电流低漏电碳化硅二极管芯片及其制作方法。
背景技术
基于宽禁带半导体材料的碳化硅二极管，弥补了硅二极管器件的不足，其10倍于硅材料的临界击穿电场强度确保可以工作在更高的反向电压下，同时碳化硅二极管具有更快速的开关特性和高温工作特性，使之成为高压快速、耐高温和低功耗等条件下的理想器件。但是现有的碳化硅二极管制造工艺导致二极管的单芯片面积和电流受限，单芯片工作电流一般在100A以下。这远远满足不了碳化硅二极管做为高压电力电子器件的使用需求,因此需要可以大幅度提高碳化硅二极管的容量，使它在较大容量中的应用成为可能。
由于碳化硅材料的限制，掺加杂质无法采用硅材料的热扩散方式进行，而使用常温的离子注入工艺进行掺杂无法达到掺杂的工艺要求。所以目前碳化硅二极管芯片的制造方法为采用高温离子在N型材料中注入P型杂质后，然后采用高温激活退火形成P型区域,这种工艺需要使用高能离子注入技术和高于1700℃的高温激活退火技术，工艺难度大，并且高温离子注入后形成的注入损伤造成芯片的漏电流呈指数倍增加。芯片的漏电流主要产生因素是高能离子注入和高温激活退火产生的缺陷造成，就是上述问题造成目前碳化硅芯片电流不能太大的主要原因。
发明内容
本发明的目的是针对现有的技术存在上述问题，提出了一种采用双层外延生长工艺和等离子刻蚀的方法，形成PN结结构，在保证较高电流密度的条件下，增大版图面积的大电流低漏电碳化硅二极管芯片及其制作方法。
本发明的目的可通过下列技术方案来实现：大电流低漏电碳化硅二极管芯片，由下至上依次叠设背面电极、衬底、N-型外延层、P+型外延层和正面电极，所述背面电极、衬底和N-型外延层的规格相一致，三者相贴覆叠置，所述P+型外延层规格小于所述N-型外延层规格，所述P+型外延层位于所述N-型外延层的中间位置，所述P+型外延层的外周露出所述N-型外延层形成N结构区域，所述正面电极的规格小于所述P+型外延层的规格，所述N结构区域由下至上依次覆盖钝化层、覆聚酰亚胺层。
在上述的大电流低漏电碳化硅二极管芯片中，所述衬底采用N++型碳化硅单晶片材料。
在上述的大电流低漏电碳化硅二极管芯片中，所述钝化层包覆所述P+型外延层的周边；所述覆聚酰亚胺层包覆所述正面电极的周边。
大电流低漏电碳化硅二极管芯片的制作方法，包括以下步骤：
1)、选用N++型高掺杂碳化硅单晶片材料制成衬底；
2)、在衬底正面上生长出位于第一层碳化硅材料的N-型外延层；
3)、再生长出位于第二层碳化硅材料的P+型外延层；
4)、在P+型外延层外表面的中间区域涂覆光刻胶形成芯片保留区域，其余形成刻蚀暴露区域；
5)、使用等离子刻蚀方法,通入设定比例的O2、SF2、C4F气体，对刻蚀暴露区域内的P+型外延层进行刻蚀去除，余留位于芯片保留区域内的P+型外延层，去除光刻胶，形成PN结结构；
6)、在高温条件下热氧化一层二氧化硅薄膜，然后使用氢氟酸溶液把二氧化硅薄膜腐蚀掉，完成界面处理达到消除刻蚀缺陷的作用；
7)、在PN结的外表面淀积二氧化硅、氮化硅形成钝化层；
8)、在钝化层的中间区域余留出正电极窗口区域，在钝化层其余区域涂覆光刻胶形成保护区域，使用等离子刻蚀方法对正电极窗口区域内的钝化层进行刻蚀去除，形成露出P+型外延层的正电极窗口；
9)、在衬底背面上蒸发一层镍，经高温退火处理后，再蒸发镍、银两层金属制成背面电极；
10)、在正电极窗口先蒸发铝后经光刻，制成正面电极；
11)、在正面上涂覆聚酰亚胺层形成保护层。
本大电流低漏电碳化硅二极管芯片的制作方法，利用碳化硅外延生长工艺制作N-型碳化硅外延作为第一层外延层，利用碳化硅外延生长工艺制作P+型碳化硅外延作为第二层外延层。使用等离子刻蚀方法选择性刻蚀P+型碳化硅外延，刻蚀出保护环结构。留下的P+区域做为正电极区域并与下层N-型碳化硅外延形成PN结结构。
在上述的大电流低漏电碳化硅二极管芯片的制作方法中，根据不同的击穿电压要求，生长相应掺杂浓度的N-型外延层、P+型外延层。
在上述的大电流低漏电碳化硅二极管芯片的制作方法中，N-型外延层的厚度值与电压值成正比，通入的电压值越高，N-型外延层的厚度值越大，以保证产品反向偏置，同时确保电荷扩展区的宽度值小于N-型外延层的厚度值。
在上述的大电流低漏电碳化硅二极管芯片的制作方法中，P+型外延层的厚度范围是0.5μm至2μm,其中P+的掺杂浓度为1017cm-3，通过P+型外延层形成正电极，以避免金属电极穿透连接到N-型外延层。
在上述的大电流低漏电碳化硅二极管芯片的制作方法中，在步骤6)中，高温范围是800℃～1200℃。
在上述的大电流低漏电碳化硅二极管芯片的制作方法中，在步骤8)中，正电极窗口的规格小于P+型外延层的规格。
在上述的大电流低漏电碳化硅二极管芯片的制作方法中，在步骤9)中，高温是1050℃。
与现有技术相比，本大电流低漏电碳化硅二极管芯片及其制作方法具有以下优点：
利用碳化硅双层外延方法和等离子刻蚀方法实现，不需要进行高能离子注入和高温激活退火工艺，从而避免了离子注入产生的缺陷。本二极管芯片的尺寸可以做很大，实现100A以上产品制作。同时还具有操作简单、生产效率高、可靠性好等特点，适用于各种型号的碳化硅二极管芯片的生产。
附图说明
图1是本大电流低漏电碳化硅二极管芯片的剖面图。
图2是本大电流低漏电碳化硅二极管芯片的制作方法的流程图。
图中，1、背面电极；2、衬底；3、N-型外延层；4、P+型外延层；5、正面电极；6、钝化层；7、覆聚酰亚胺层；8、光刻胶。
具体实施方式
下面结合附图和具体实施例对本发明的具体实施方式做进一步说明：
如图1所示，本大电流低漏电碳化硅二极管芯片，由下至上依次叠设背面电极1、衬底2、N-型外延层3、P+型外延层4和正面电极5，背面电极1、衬底2和N-型外延层3的规格相一致，三者相贴覆叠置，P+型外延层4规格小于N-型外延层3规格，P+型外延层4位于N-型外延层3的中间位置，P+型外延层4的外周露出N-型外延层3形成N结构区域，正面电极5的规格小于P+型外延层4的规格，N结构区域由下至上依次覆盖钝化层6、覆聚酰亚胺层7。
衬底2采用N++型碳化硅单晶片材料。
钝化层6包覆P+型外延层4的周边；覆聚酰亚胺层7包覆正面电极5的周边。
如图2所示，大电流低漏电碳化硅二极管芯片的制作方法，包括以下步骤：
1)、选用N++型高掺杂碳化硅单晶片材料制成衬底2；
2)、在衬底2正面上生长出位于第一层碳化硅材料的N-型外延层3；
3)、再生长出位于第二层碳化硅材料的P+型外延层4；
4)、在P+型外延层4外表面的中间区域涂覆光刻胶8形成芯片保留区域，其余形成刻蚀暴露区域；
5)、使用等离子刻蚀方法,通入设定比例的O2、SF2、C4F气体，对刻蚀暴露区域内的P+型外延层4进行刻蚀去除，余留位于芯片保留区域内的P+型外延层4，去除光刻胶8，形成PN结结构；
6)、在高温条件下热氧化一层二氧化硅薄膜，然后使用氢氟酸溶液把二氧化硅薄膜腐蚀掉，完成界面处理达到消除刻蚀缺陷的作用；
7)、在PN结的外表面淀积二氧化硅、氮化硅形成钝化层6；
8)、在钝化层6的中间区域余留出正电极窗口区域，在钝化层6其余区域涂覆光刻胶8形成保护区域，使用等离子刻蚀方法对正电极窗口区域内的钝化层6进行刻蚀去除，形成露出P+型外延层4的正电极窗口；
9)、在衬底2背面上蒸发一层镍，经高温退火处理后，再蒸发镍、银两层金属制成背面电极1；
10)、在正电极窗口先蒸发铝后经光刻，制成正面电极5；
11)、在正面上涂覆聚酰亚胺层7形成保护层。
本大电流低漏电碳化硅二极管芯片的制作方法，利用碳化硅外延生长工艺制作N-型碳化硅外延作为第一层外延层，利用碳化硅外延生长工艺制作P+型碳化硅外延作为第二层外延层。使用等离子刻蚀方法选择性刻蚀P+型碳化硅外延，刻蚀出保护环结构。留下的P+区域做为正电极区域并与下层N-型碳化硅外延形成PN结结构。
根据不同的击穿电压要求，生长相应掺杂浓度的N-型外延层3、P+型外延层4。
N-型外延层3的厚度值与电压值成正比，通入的电压值越高，N-型外延层3的厚度值越大，以保证产品反向偏置，同时确保电荷扩展区的宽度值小于N-型外延层3的厚度值。
P+型外延层4的厚度范围是0.5μm至2μm,其中P+的掺杂浓度为1017cm-3，通过P+型外延层4形成正电极，以避免金属电极穿透连接到N-型外延层3。
在步骤6)中，高温范围是800℃～1200℃。
在步骤8)中，正电极窗口的规格小于P+型外延层4的规格。
在步骤9)中，高温是1050℃。
与现有技术相比，本大电流低漏电碳化硅二极管芯片及其制作方法具有以下优点：
利用碳化硅双层外延方法和等离子刻蚀方法实现，不需要进行高能离子注入和高温激活退火工艺，从而避免了离子注入产生的缺陷。本二极管芯片的尺寸可以做很大，实现100A以上产品制作。同时还具有操作简单、生产效率高、可靠性好等特点，适用于各种型号的碳化硅二极管芯片的生产。
当然，上述说明并非是对本发明的限制，本发明也并不仅限于上述举例，本技术领域的技术人员在本发明的实质范围内所做出的变化、改型、添加或替换，也应属于本发明的保护范围。
尽管本文较多地使用了背面电极1；衬底2；N-型外延层3；P+型外延层4；正面电极5；钝化层6；覆聚酰亚胺层7；光刻胶8等术语，但并不排除使用其它术语的可能性。使用这些术语仅仅是为了更方便地描述和解释本发明的本质；把它们解释成任何一种附加的限制都是与本发明精神相违背的。
Claims (10)
1.一种大电流低漏电碳化硅二极管芯片，其特征在于，由下至上依次叠设背面电极、衬底、N-型外延层、P+型外延层和正面电极，所述背面电极、衬底和N-型外延层的规格相一致，三者相贴覆叠置，所述P+型外延层规格小于所述N-型外延层规格，所述P+型外延层位于所述N-型外延层的中间位置，所述P+型外延层的外周露出所述N-型外延层形成N结构区域，所述正面电极的规格小于所述P+型外延层的规格，所述N结构区域由下至上依次覆盖钝化层、覆聚酰亚胺层。
2.如权利要求1所述的大电流低漏电碳化硅二极管芯片，其特征在于，所述衬底采用N++型碳化硅单晶片材料。
3.如权利要求1所述的大电流低漏电碳化硅二极管芯片，其特征在于，所述钝化层包覆所述P+型外延层的周边；所述覆聚酰亚胺层包覆所述正面电极的周边。
4.如权利要求1所述的大电流低漏电碳化硅二极管芯片的制作方法，其特征在于，包括以下步骤：
1)、选用N++型高掺杂碳化硅单晶片材料制成衬底；
2)、在衬底正面上生长出位于第一层碳化硅材料的N-型外延层；
3)、再生长出位于第二层碳化硅材料的P+型外延层；
4)、在P+型外延层外表面的中间区域涂覆光刻胶形成芯片保留区域，其余形成刻蚀暴露区域；
5)、使用等离子刻蚀方法,通入设定比例的O2、SF2、C4F气体，对刻蚀暴露区域内的P+型外延层进行刻蚀去除，余留位于芯片保留区域内的P+型外延层，去除光刻胶，形成PN结结构；
6)、在高温条件下热氧化一层二氧化硅薄膜，然后使用氢氟酸溶液把二氧化硅薄膜腐蚀掉，完成界面处理达到消除刻蚀缺陷的作用；
7)、在PN结的外表面淀积二氧化硅、氮化硅形成钝化层；
8)、在钝化层的中间区域余留出正电极窗口区域，在钝化层其余区域涂覆光刻胶形成保护区域，使用等离子刻蚀方法对正电极窗口区域内的钝化层进行刻蚀去除，形成露出P+型外延层的正电极窗口；
9)、在衬底背面上蒸发一层镍，经高温退火处理后，再蒸发镍、银两层金属制成背面电极；
10)、在正电极窗口先蒸发铝后经光刻，制成正面电极；
11)、在正面上涂覆聚酰亚胺层形成保护层。
5.如权利要求4所述的大电流低漏电碳化硅二极管芯片的制作方法，其特征在于，根据不同的击穿电压要求，生长相应掺杂浓度的N-型外延层、P+型外延层。
6.如权利要求4所述的大电流低漏电碳化硅二极管芯片的制作方法，其特征在于，N-型外延层的厚度值与电压值成正比，通入的电压值越高，N-型外延层的厚度值越大，以保证产品反向偏置，同时确保电荷扩展区的宽度值小于N-型外延层的厚度值。
7.如权利要求4所述的大电流低漏电碳化硅二极管芯片，其特征在于，P+型外延层的厚度范围是0.5μm至2μm,其中P+的掺杂浓度为1017cm-3，通过P+型外延层形成正电极，以避免金属电极穿透连接到N-型外延层。
8.如权利要求4所述的大电流低漏电碳化硅二极管芯片，其特征在于，在步骤6)中，高温范围是800℃～1200℃。
9.如权利要求4所述的大电流低漏电碳化硅二极管芯片，其特征在于，在步骤8)中，正电极窗口的规格小于P+型外延层的规格。
10.如权利要求4所述的大电流低漏电碳化硅二极管芯片，其特征在于，在步骤9)中，高温是1050℃。
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| CN202011098760.2A CN112151621A (zh) | 2020-10-14 | 2020-10-14 | 一种大电流低漏电碳化硅二极管芯片及其制作方法 |
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| CN105977154A (zh) * | 2016-06-06 | 2016-09-28 | 北京时代民芯科技有限公司 | 一种基于扩散工艺具有双缓冲层快恢复二极管芯片制造方法 |
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2020
- 2020-10-14 CN CN202011098760.2A patent/CN112151621A/zh active Pending
Patent Citations (5)
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