CN112133826B - 阻变存储器、阻变元件及其制备方法 - Google Patents

阻变存储器、阻变元件及其制备方法 Download PDF

Info

Publication number
CN112133826B
CN112133826B CN202011055087.4A CN202011055087A CN112133826B CN 112133826 B CN112133826 B CN 112133826B CN 202011055087 A CN202011055087 A CN 202011055087A CN 112133826 B CN112133826 B CN 112133826B
Authority
CN
China
Prior art keywords
layer
resistive
depositing
etching
shape
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011055087.4A
Other languages
English (en)
Other versions
CN112133826A (zh
Inventor
王丹云
刘宇
沈鼎瀛
邱泰玮
康赐俊
单利军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xiamen Semiconductor Industry Technology Research And Development Co ltd
Original Assignee
Xiamen Semiconductor Industry Technology Research And Development Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xiamen Semiconductor Industry Technology Research And Development Co ltd filed Critical Xiamen Semiconductor Industry Technology Research And Development Co ltd
Priority to CN202011055087.4A priority Critical patent/CN112133826B/zh
Publication of CN112133826A publication Critical patent/CN112133826A/zh
Application granted granted Critical
Publication of CN112133826B publication Critical patent/CN112133826B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/20—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes
    • H10B63/22—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having two electrodes, e.g. diodes of the metal-insulator-metal type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of switching materials, e.g. deposition of layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种阻变元件的制备方法，所述阻变元件包括底电极、顶电极以及设置在所述底电极与所述顶电极之间的阻变层，以形成MIM结构，制备方法包括以下步骤：在制备好第一金属块M1后，采用刻蚀工艺、沉积工艺和磨平工艺交叉进行，以制备所述底电极、所述阻变层和所述顶电极；在制备所述阻变层的过程中，采用一层保护层先保护住阻变材料，再进行蚀刻或磨平,以便减少所述阻变层的侧壁损伤及保持所述阻变层的固定形状和固定侧壁氧浓度。能够有效减少制备过程中对于阻变层的损伤；同时，保持阻变层的固定形状和固定侧壁氧浓度，并通过尖端集中导电细丝形成的位置；本发明还公开了一种阻变元件以及具有其的阻变存储器。

Description

阻变存储器、阻变元件及其制备方法
技术领域
本发明涉及存储技术领域，特别涉及一种阻变元件的制备方法、一种阻变元件以及一种具有该阻变元件的阻变存储器。
背景技术
相关技术中，在进行阻变元件的制备过程中，多采用对多种材料进行一次沉积；然后，对沉积后的多种材料进行刻蚀以生成阻变结构。这种方式难以避免地会对阻变材料的侧壁造成损伤；进而影响最终阻变元件的性能。
发明内容
本发明旨在至少从一定程度上解决上述技术中的技术问题之一。为此，本发明的一个目的在于提出一种阻变元件的制备方法，能够有效减少制备过程中对于阻变层的损伤；同时，保持阻变层的固定形状和固定侧壁氧浓度，并通过尖端集中导电细丝形成的位置。
本发明的第二个目的在于提出一种阻变元件。
本发明的第三个目的在于提出一种阻变存储器。
为达到上述目的，本发明第一方面实施例提出的一种阻变元件的制备方法，所述阻变元件包括底电极、顶电极以及设置在所述底电极与所述顶电极之间的阻变层，以形成MIM结构，所述制备方法包括以下步骤：在制备好第一金属块M1后，采用刻蚀工艺、沉积工艺和磨平工艺交叉进行，以制备所述底电极、所述阻变层和所述顶电极；在制备所述阻变层的过程中，采用一层保护层先保护住阻变材料，再进行蚀刻或磨平,以便减少所述阻变层的侧壁损伤及保持所述阻变层的固定形状和固定侧壁氧浓度。
根据本发明实施例的阻变元件的制备方法，阻变元件包括底电极、顶电极以及设置在底电极与顶电极之间的阻变层，以形成MIM结构，制备方法包括以下步骤：首先，在制备好第一金属块M1后，采用刻蚀工艺、沉积工艺和磨平工艺交叉进行，以制备底电极、阻变层和顶电极；接着，在制备阻变层的过程中，采用一层保护层先保护住阻变材料，再进行蚀刻或磨平,而非在一次沉积之后对多层材料进行刻蚀，以便减少阻变层的侧壁损伤及保持阻变层的固定形状和固定侧壁氧浓度；从而实现有效减少制备过程中对于阻变层的损伤；同时，保持阻变层的固定形状和固定侧壁氧浓度，并通过尖端集中导电细丝形成的位置。
另外，根据本发明上述实施例提出的阻变元件的制备方法还可以具有如下附加的技术特征：
可选地，在制备好所述第一金属块M1后，先后沉积介质阻挡层和氧化层，并对所述介质阻挡层和氧化层进行蚀刻以定义底电极形状；沉积底电极层，并沉积吸氧层，以及对所述吸氧层和所述底电极层进行磨平；沉积超低K材料层，并对所述超低K材料层进行蚀刻以定义阻变元件形状；沉积阻氧层，并对所述阻氧层进行蚀刻以定义阻氧层形状；沉积阻变材料层，并沉积顶电极层，以及对所述顶电极层和所述阻变材料层进行磨平，以根据所述阻氧层形状形成包覆所述顶电极的阻变层；沉积超低K材料层，并对所述超低K材料层进行蚀刻以定义第二金属块M2的形状，以及沉积第二金属层以形成所述第二金属块M2。
可选地，所述介质阻挡层为氮化物掺杂碳化硅薄膜NDC，所述氧化层为增强型氧化层PEOX。
可选地，采用侧墙工艺形成所述阻氧层形状。
可选地，在制备好所述第一金属块M1后，沉积底电极层，并沉积吸氧层，对所述吸氧层和所述底电极层进行蚀刻以定义底电极形状；沉积超低K材料层，并对所述超低K材料层进行磨平；沉积氮化物保护层，并对氮化物保护层进行磨平；对所述氮化物保护层进行蚀刻以定义阻变元件形状，并沉积阻变材料层；沉积顶电极层，并对所述顶电极层和所述阻变材料层进行磨平，以根据所述阻变元件形状形成包覆所述顶电极的阻变层；沉积超低K材料层，并对所述超低K材料层进行蚀刻以定义第二金属块M2的形状，以及沉积第二金属层以形成所述第二金属块M2。
可选地，在制备好所述第一金属块M1后，沉积底电极层，并沉积吸氧层，以及沉积氮化物层；对所述氮化物层进行蚀刻以定义阻变元件形状，并沉积阻变材料层和顶电极层；对所述顶电极层和所述阻变材料层进行磨平，以根据所述阻变元件形状形成包覆所述顶电极的阻变层；对底电极层、吸氧层、阻变层和顶电极层进行蚀刻，以通过蚀刻形成通道对底电极层、吸氧层、阻变层和顶电极层进行打断；沉积超低K材料层，并对所述超低K材料层进行蚀刻以定义第二金属块M2的形状，以及沉积第二金属层以形成所述第二金属块M2。
可选地，所述第一金属块M1的上方形成所述底电极，所述顶电极的上方形成所述第二金属块M2。
可选地，制备所述第一金属块M1，包括：形成超低K材料层，并对所述超低K材料层进行蚀刻以定义第一金属块M1的形状，并沉积第一金属层以形成所述第一金属块M1。
为达到上述目的，本发明第二方面实施例提出了一种阻变元件，采用上述的制备方法制成。
根据本发明实施例的阻变元件，通过上述制备方法进行制作，可以避免在制作过程中因为一次沉积后刻蚀多种材料而导致的阻变材料侧壁损伤；从而实现有效减少制备过程中对于阻变层的损伤；同时，保持阻变层的固定形状和固定侧壁氧浓度，并通过尖端集中导电细丝形成的位置。
为达到上述目的，本发明第三方面实施例提出了一种阻变存储器，包括多个如上述的阻变元件，多个所述阻变元件呈阵列排布。
根据本发明实施例的阻变存储器，包含有多个阻变元件，多个阻变元件呈阵列排布；阻变元件由上述的制备方法制成，从而实现有效减少制备过程中对于阻变元件中阻变层的损伤；同时，保持阻变元件中阻变层的固定形状和固定侧壁氧浓度，并通过尖端集中导电细丝形成的位置。
附图说明
图1为根据本发明实施例的阻变元件的制备方法的流程示意图；
图2为根据本发明另一实施例的阻变元件的制备方法的流程示意图；
图3为根据本发明另一实施例的阻变元件制备过程示意图；
图4为根据本发明又一实施例的阻变元件的制备方法的流程示意图；
图5为根据本发明又一实施例的阻变元件的制备过程示意图；
图6为根据本发明一实施例的阻变元件的制备方法的流程示意图；
图7为根据本发明一实施例的阻变元件的制备过程示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
相关技术中，多采用对MIM结构进行一次沉积后对多种材料进行刻蚀以生成阻变结构，其阻变材料的侧壁难以避免地会造成损伤，影响最终阻变元件的性能；根据本发明实施例的阻变元件的制备方法，阻变元件包括底电极、顶电极以及设置在底电极与顶电极之间的阻变层，以形成MIM结构，制备方法包括以下步骤：首先，在制备好第一金属块M1后，采用刻蚀工艺、沉积工艺和磨平工艺交叉进行，以制备底电极、阻变层和顶电极；接着，在制备阻变层的过程中，采用一层保护层先保护住阻变材料，再进行蚀刻或磨平，而非在一次沉积之后对多层材料进行刻蚀，以便减少阻变层的侧壁损伤及保持阻变层的固定形状和固定侧壁氧浓度；从而实现有效减少制备过程中对于阻变层的损伤；同时，保持阻变层的固定形状和固定侧壁氧浓度，并通过尖端集中导电细丝形成的位置。
为了更好的理解上述技术方案，下面将参照附图更详细地描述本发明的示例性实施例。虽然附图中显示了本发明的示例性实施例，然而应当理解，可以以各种形式实现本发明而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本发明，并且能够将本发明的范围完整的传达给本领域的技术人员。
为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方式对上述技术方案进行详细的说明。
下面就参照附图来描述本发明实施例的阻变元件的制备方法、阻变元件以及阻变存储器。
在本发明的一些实施例中阻变元件包括底电极、顶电极以及设置在底电极与顶电极之间的阻变层，以形成MIM结构。图1为根据本发明实施例的阻变元件的制备方法的流程示意图；如图1所示，该阻变元件的制备方法包括以下步骤：
S101，在制备好第一金属块M1后，采用刻蚀工艺、沉积工艺和磨平工艺交叉进行，以制备底电极、阻变层和顶电极。
也就是说，在制备好第一金属块M1之后，是采用刻蚀工艺、沉积工艺和磨平工艺交叉进行，来制备底电极、阻变层和顶电极的；而不是在制备好第一金属块M1之后，对多种材料进行一次沉积，并对一次沉积后的多种材料进行蚀刻。
S102，在制备阻变层的过程中，采用一层保护层先保护住阻变材料，再进行蚀刻或磨平,以便减少阻变层的侧壁损伤及保持阻变层的固定形状和固定侧壁氧浓度。
即言，在制备阻变层的过程中，首先通过一层保护层对阻变材料进行保护，再进行蚀刻或磨平，从而可以避免阻变层的侧壁损伤；并保持阻变层的固定形状和固定侧壁氧浓度。
在一些实施例中，如图2所示，本发明实施例提出的阻变元件的制备方法具体包括以下步骤：
S201，制备第一金属块M1。
S202，先后沉积介质阻挡层和氧化层，并对介质阻挡层和氧化层进行蚀刻以定义底电极形状。
即言，如图3a所示，在第一金属块M1制备完成后，首先，先后沉积介质阻挡层和氧化层，并对介质阻挡层和氧化层进行蚀刻，从而，通过该刻蚀工艺可以定义底电极的形状。
S203，沉积底电极层，并沉积吸氧层，以及对吸氧层和底电极层进行磨平，以根据底电极形状形成包覆吸氧块的底电极。
即言，如图3a和3b所示，继续沉积底电极层，并沉积吸氧层；然后，如图3c所示，对沉积的吸氧层和底电极层进行磨平，以根据上述阻挡层和氧化层刻蚀所定义出的底电极形状形成包覆吸氧块的底电极。
S204，沉积超低K材料层，并对超低K材料层进行蚀刻以定义阻变元件形状。
即言，如图3d所示，沉积超低K材料层，然后，如图3e所示，对超低K材料层进行蚀刻，以定义阻变元件形状。
S205，沉积阻氧层，并对阻氧层进行蚀刻以定义阻氧层形状。
即言，如图3f所示，进行阻氧层的沉积，并对阻氧层进行如图3g的蚀刻，以通过该蚀刻定义阻氧层的形状。
S206，沉积阻变材料层，并沉积顶电极层，以及对顶电极层和阻变材料层进行磨平。
即言，如图3h所示，进行阻变材料层的沉积，然后，如图3i所示，进行顶电极层的沉积，接着，对顶电极层和阻变材料层进行磨平，以得到如图3j所示的阻变元件。
S207，沉积超低K材料层，并对超低K材料层进行蚀刻以定义第二金属块M2的形状，以及沉积第二金属层以形成第二金属块M2。
即言，如图3k所示，沉积超低K材料层，并对超低K材料层进行蚀刻以定义第二金属块M2的形状；然后，进行第二金属层的沉积，以形成第二金属块M2；从而完成阻变元件的制备过程。
其中，介质阻挡层和氧化层的形成方式有多种。
作为一种示例，介质阻挡层为氮化物掺杂碳化硅薄膜NDC(Nitride DopedSilicon Carbide)，氧化层为增强型氧化层PEOX。
其中，定义阻氧层形状的方式可以有多种。
作为一种示例，阻氧层的形状采用侧墙工艺进行定义。
在一些实施例中，如图4所示，本发明实施例提出的阻变元件的制备方法包括以下步骤：
S301，制备第一金属块M1。
S302，沉积底电极层，并沉积吸氧层，对吸氧层和底电极层进行蚀刻以定义底电极形状。
即言，如图5a所示，在完成第一金属块M1的制备之后，先后沉积底电极层和吸氧层，然后，如图5b所示，对吸氧层和底电极层进行时刻以定义出底电极的形状。
S303，沉积超低K材料层，并对超低K材料层进行磨平。
S304，沉积氮化物保护层，并对氮化物保护层进行磨平。
即言，如图5c所示，超低K材料层，并对超低K材料层进行磨平；然后，进行氮化物保护层的沉积，并对沉积后的氮化物保护层进行磨平。
S305，对氮化物保护层进行蚀刻以定义阻变元件形状，并沉积阻变材料层。
即言，如图5d所示，对氮化物保护层进行时刻，以定义阻变元件的形状；接着，进行阻变材料层的沉积。
S306，沉积顶电极层，并对顶电极层和阻变材料层进行磨平，以根据阻变元件形状形成包覆顶电极的阻变层。
即言，如图5e所示，进行顶电极层的沉积，并对顶电极层和阻变材料层进行如图5f所示的磨平处理，以根据阻变元件的形状形成包覆顶电极的阻变层。
S307，沉积超低K材料层，并对超低K材料层进行蚀刻以定义第二金属块M2的形状，以及沉积第二金属层以形成第二金属块M2。
即言，如图5g所示，沉积超低K材料层，并对超低K材料层进行刻蚀，以定义出第二金属块M2的形状；然后，进行第二金属层的沉积，以形成第二金属块M2；以完成阻变元件的制备。
在一些实施例中，如图6所示，本发明实施例提出的阻变元件的设备方法包括以下步骤：
S401，制备第一金属块M1。
S402，沉积底电极层，并沉积吸氧层，以及沉积氮化物层。
即言，在完成第一金属块M1的制备之后，如图7a和图7b所示，先后进行底电极层、吸氧层和氮化物层的沉积。
S403，对氮化物层进行蚀刻以定义阻变元件形状，并沉积阻变材料层和顶电极层。
即言，如图7c所示，对氮化物层进行时刻，以定义出阻变元件的形状，接着，如图7d所示，进行阻变材料层的沉积；然后，如图7e所示，进行顶电极层的沉积。
S404，对顶电极层和阻变材料层进行磨平，以根据阻变元件形状形成包覆顶电极的阻变层。
即言，对顶电极层和阻变材料层进行如图7f所示的磨平处理，以根据阻变元件形状形成包覆顶电极的阻变层。
S405，对底电极层、吸氧层、阻变层和顶电极层进行蚀刻，以通过蚀刻形成通道对底电极层、吸氧层、阻变层和顶电极层进行打断。
即言，如图7g所示，对底电极层、吸氧层、阻变层和顶电极层进行蚀刻，以通过蚀刻形成通道，该通道将底电极层、吸氧层、阻变层和顶电极层打断，以形成两个阻变元件MIM结构，防止最终阻变元件短路。
S406，沉积超低K材料层，并对超低K材料层进行蚀刻以定义第二金属块M2的形状，以及沉积第二金属层以形成第二金属块M2。
即言，如图7h所示，沉积超低K材料层，并对超低K材料层进行时刻，以定义出第二金属块M2的形状，然后，进行第二金属层的沉积，以形成定义形状后的第二金属块M2。
在一些实施例中，所述第一金属块M1的上方形成底电极，顶电极的上方形成第二金属块M2。
即言，在底电极的下方设置第一金属块M1，在顶电极的上方设置第二金属块M2；从而，可以通过第一金属块M1和第二金属块M2来控制尖端位置。
需要说明的是，制备第一金属块M1的方式可以有多种。
作为一种示例，制备第一金属块M1，包括：形成超低K材料层，并对超低K材料层进行蚀刻以定义第一金属块M1的形状，并沉积第一金属层以形成第一金属块M1。
即言，首先，形成超低K材料层，并通过对超低K材料层的蚀刻以定义第一金属块M1的形状；接着，进行第一金属层的沉积，以形成定义形状的第一金属块M1。
综上所述，根据本发明实施例的阻变元件的制备方法，阻变元件包括底电极、顶电极以及设置在底电极与顶电极之间的阻变层，以形成MIM结构，制备方法包括以下步骤：首先，在制备好第一金属块M1后，采用刻蚀工艺、沉积工艺和磨平工艺交叉进行，以制备底电极、阻变层和顶电极；接着，在制备阻变层的过程中，采用一层保护层先保护住阻变材料，再进行蚀刻或磨平,而非在一次沉积之后对多层材料进行刻蚀，以便减少阻变层的侧壁损伤及保持阻变层的固定形状和固定侧壁氧浓度；从而实现有效减少制备过程中对于阻变层的损伤；同时，保持阻变层的固定形状和固定侧壁氧浓度，并通过尖端集中导电细丝形成的位置。
为了实现上述实施例，本发明实施例提出了一种阻变元件，采用上述的制备方法制成。
根据本发明实施例的阻变元件，通过上述制备方法进行制作，可以避免在制作过程中因为一次沉积后刻蚀多种材料而导致的阻变材料侧壁损伤；从而实现有效减少制备过程中对于阻变层的损伤；同时，保持阻变层的固定形状和固定侧壁氧浓度，并通过尖端集中导电细丝形成的位置。
为了实现上述实施例，本发明实施例提出了一种阻变存储器，包括多个如上述的阻变元件，多个所述阻变元件呈阵列排布。
根据本发明实施例的阻变存储器，包含有多个阻变元件，多个阻变元件呈阵列排布；阻变元件由上述的制备方法制成，从而实现有效减少制备过程中对于阻变元件中阻变层的损伤；同时，保持阻变元件中阻变层的固定形状和固定侧壁氧浓度，并通过尖端集中导电细丝形成的位置。
本领域内的技术人员应明白，本发明的实施例可提供为方法、系统、或计算机程序产品。因此，本发明可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
本发明是参照根据本发明实施例的方法、设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
应当注意的是，在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。单词“包含”不排除存在未列在权利要求中的部件或步骤。位于部件之前的单词“一”或“一个”不排除存在多个这样的部件。本发明可以借助于包括有若干不同部件的硬件以及借助于适当编程的计算机来实现。在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。单词第一、第二、以及第三等的使用不表示任何顺序。可将这些单词解释为名称。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不应理解为必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (6)

1.一种阻变元件的制备方法，其特征在于，所述阻变元件包括底电极、顶电极以及设置在所述底电极与所述顶电极之间的阻变层，以形成MIM结构，所述制备方法包括以下步骤：
在制备好第一金属块后，采用刻蚀工艺、沉积工艺和磨平工艺交叉进行，以制备所述底电极、所述阻变层和所述顶电极；
在制备所述阻变层的过程中，采用一层保护层先保护住阻变材料，再进行蚀刻或磨平,以便减少所述阻变层的侧壁损伤及保持所述阻变层的固定形状和固定侧壁氧浓度；
其中，在制备好所述第一金属块后，
先后沉积介质阻挡层和氧化层，并对所述介质阻挡层和氧化层进行蚀刻以定义底电极形状；
沉积底电极层，并沉积吸氧层，以及对所述吸氧层和所述底电极层进行磨平；
沉积超低K材料层，并对所述超低K材料层进行蚀刻以定义阻变元件形状；
沉积阻氧层，并对所述阻氧层进行蚀刻以定义阻氧层形状；
沉积阻变材料层，并沉积顶电极层，以及对所述顶电极层和所述阻变材料层进行磨平，以根据所述阻氧层形状形成包覆所述顶电极的阻变层；
沉积超低K材料层，并对所述超低K材料层进行蚀刻以定义第二金属块的形状，以及沉积第二金属层以形成所述第二金属块；
或者，在制备好所述第一金属块后，
沉积底电极层，并沉积吸氧层，对所述吸氧层和所述底电极层进行蚀刻以定义底电极形状；
沉积超低K材料层，并对所述超低K材料层进行磨平；
沉积氮化物保护层，并对所述氮化物保护层进行磨平；
对所述氮化物保护层进行蚀刻以定义阻变元件形状，并沉积阻变材料层；
沉积顶电极层，并对所述顶电极层和所述阻变材料层进行磨平，以根据所述阻变元件形状形成包覆所述顶电极的阻变层；
沉积超低K材料层，并对所述超低K材料层进行蚀刻以定义第二金属块的形状，以及沉积第二金属层以形成所述第二金属块；
或者，在制备好所述第一金属块后，
沉积底电极层，并沉积吸氧层，以及沉积氮化物层；
对所述氮化物层进行蚀刻以定义阻变元件形状，并沉积阻变材料层和顶电极层；
对所述顶电极层和所述阻变材料层进行磨平，以根据所述阻变元件形状形成包覆所述顶电极的阻变层；
对底电极层、吸氧层、阻变层和顶电极层进行蚀刻，以通过蚀刻形成通道对底电极层、吸氧层、阻变层和顶电极层进行打断；
沉积超低K材料层，并对所述超低K材料层进行蚀刻以定义第二金属块的形状，以及沉积第二金属层以形成所述第二金属块；
再者，所述第一金属块为两个，且并排放置，所述第一金属块的上方形成所述底电极，所述顶电极的上方形成所述第二金属块。
2.如权利要求1所述的阻变元件的制备方法，其特征在于，所述介质阻挡层为氮化物掺杂碳化硅薄膜NDC，所述氧化层为增强型氧化层PEOX。
3.如权利要求1所述的阻变元件的制备方法，其特征在于，采用侧墙工艺形成所述阻氧层形状。
4.如权利要求1所述的阻变元件的制备方法，其特征在于，制备所述第一金属块，包括：
形成超低K材料层，并对所述超低K材料层进行蚀刻以定义第一金属块的形状，并沉积第一金属层以形成所述第一金属块。
5.一种阻变元件，其特征在于，采用如权利要求1-4中任一项所述的制备方法制成。
6.一种阻变存储器，其特征在于，包括多个如权利要求5所述的阻变元件，多个所述阻变元件呈阵列排布。
CN202011055087.4A 2020-09-29 2020-09-29 阻变存储器、阻变元件及其制备方法 Active CN112133826B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011055087.4A CN112133826B (zh) 2020-09-29 2020-09-29 阻变存储器、阻变元件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011055087.4A CN112133826B (zh) 2020-09-29 2020-09-29 阻变存储器、阻变元件及其制备方法

Publications (2)

Publication Number Publication Date
CN112133826A CN112133826A (zh) 2020-12-25
CN112133826B true CN112133826B (zh) 2024-01-26

Family

ID=73843237

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011055087.4A Active CN112133826B (zh) 2020-09-29 2020-09-29 阻变存储器、阻变元件及其制备方法

Country Status (1)

Country Link
CN (1) CN112133826B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104037187A (zh) * 2013-03-06 2014-09-10 台湾积体电路制造股份有限公司 具有双间隔件的一晶体管和一阻变随机存取存储器的结构
CN104051617A (zh) * 2013-03-15 2014-09-17 台湾积体电路制造股份有限公司 阻变式存储结构及其形成方法
CN111640862A (zh) * 2020-05-14 2020-09-08 厦门半导体工业技术研发有限公司 一种集成电路器件和其形成方法及电子设备

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140175367A1 (en) * 2012-12-20 2014-06-26 Intermolecular Inc. Materials for Thin Resisive Switching Layers of Re-RAM Cells
US10593877B2 (en) * 2015-12-14 2020-03-17 Winbond Electronics Corp. Resistive random access memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104037187A (zh) * 2013-03-06 2014-09-10 台湾积体电路制造股份有限公司 具有双间隔件的一晶体管和一阻变随机存取存储器的结构
CN104051617A (zh) * 2013-03-15 2014-09-17 台湾积体电路制造股份有限公司 阻变式存储结构及其形成方法
CN111640862A (zh) * 2020-05-14 2020-09-08 厦门半导体工业技术研发有限公司 一种集成电路器件和其形成方法及电子设备

Also Published As

Publication number Publication date
CN112133826A (zh) 2020-12-25

Similar Documents

Publication Publication Date Title
US9646984B2 (en) Non-volatile memory device
US8674336B2 (en) Non-volatile resistive oxide memory cells, non-volatile resistive oxide memory arrays, and methods of forming non-volatile resistive oxide memory cells and memory arrays
US20060154417A1 (en) Semiconductor memory device
CN103066198B (zh) 一种新型的磁隧穿结器件及其制造方法
US20170125673A1 (en) Resistive memory and method of fabricating the same
KR20150096583A (ko) 3차원 반도체 소자
CN104317731B (zh) 一种分层存储管理方法、装置及存储系统
JP2013201405A (ja) 不揮発性記憶装置
CN111769196B (zh) 阻变存储器、阻变元件及其制备方法
US20140264225A1 (en) Resistance-variable memory device
US20150115392A1 (en) Semiconductor device and method for fabricating the same
JPH08222713A (ja) 高容量キャパシタの製造方法
US20140295639A1 (en) Field focusing features in a reram cell
CN102117809A (zh) 半导体器件及其制造方法
CN112133826B (zh) 阻变存储器、阻变元件及其制备方法
JP2012186499A (ja) メモリセルキャパシタ構造におけるメモリセルキャパシタプレートの形成方法
CN110729296B (zh) 三维存储器及其形成方法
US20230144512A1 (en) Resistive switching memory, resistive switching element and manufacturing method for the same
US8778755B2 (en) Method for fabricating a metal-insulator-metal capacitor
CN107644877A (zh) 一种三维存储器台阶部位填充方法及三维存储器
TWI552316B (zh) 電阻式非揮發性記憶體裝置及其製造方法
US20130320284A1 (en) Field focusing features in a reram cell
US9153781B2 (en) Method for manufacturing resistive random access storage unit
CN108364953B (zh) 三维存储器件及其制作过程的器件保护方法
US20220085288A1 (en) Rram bottom electrode

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant