CN112133703A - 半导体器件 - Google Patents

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gate
semiconductor device
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权永振
韩智勋
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Samsung Electronics Co Ltd
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Abstract

一种半导体器件包括：沟道结构，布置在衬底上并且在垂直于衬底的顶表面的第一方向上延伸，沟道结构包括沟道层和栅极绝缘层；多个绝缘层，布置在衬底上并且围绕沟道结构，所述多个绝缘层在第一方向上彼此间隔开；围绕沟道结构的多个第一栅电极；以及围绕沟道结构的多个第二栅电极。在所述多个绝缘层之中的相邻绝缘层之间布置所述多个第一栅电极之中的第一栅电极和所述多个第二栅电极之中的第二栅电极，该第一栅电极和该第二栅电极沿第一方向彼此间隔开。

Description

半导体器件
技术领域
这里的发明构思涉及半导体器件和半导体器件的制造方法，更具体地，涉及包括在垂直方向上延伸的沟道结构的半导体器件和这样的半导体器件的制造方法。
背景技术
随着对存储器件的高集成度的需求增加，已经开发了具有与一般平面晶体管结构形成对比的垂直晶体管结构的存储器件。具有垂直晶体管结构的存储器件包括在衬底上沿垂直方向延伸的沟道结构。然而，随着存储器件的集成度增加，在垂直方向上堆叠的栅电极层的数量增加，因而制造工艺的难度会增加。
发明内容
本发明构思提供了一种半导体器件，该半导体器件包括在垂直方向上具有减小的高度的多对栅电极。
本发明构思提供了一种半导体器件的制造方法，该制造方法防止在形成在垂直方向上具有减小的高度的多对栅电极的工艺期间模制堆叠的倒塌或倒下。
本发明构思的实施方式提供了一种半导体器件，其包括：沟道结构，布置在衬底上并且在垂直于衬底的顶表面的第一方向上延伸，沟道结构包括沟道层和栅极绝缘层；多个绝缘层，布置在衬底上并且围绕沟道结构，所述多个绝缘层在第一方向上彼此间隔开；围绕沟道结构的多个第一栅电极；以及围绕沟道结构的多个第二栅电极。在所述多个绝缘层之中的相邻绝缘层之间布置所述多个第一栅电极之中的第一栅电极和所述多个第二栅电极之中的第二栅电极，该第一栅电极和该第二栅电极沿第一方向彼此间隔开。
本发明构思的实施方式还提供了一种半导体器件，其包括：沟道结构，布置在衬底上并且在垂直于衬底的顶表面的第一方向上延伸，沟道结构包括沟道层和栅极绝缘层；多个绝缘层，布置在衬底上并且围绕沟道结构，所述多个绝缘层在第一方向上彼此间隔开；多对栅电极，分别布置在所述多个绝缘层之中的相邻绝缘层之间，所述多对栅电极中的每一对包括彼此间隔开的第一栅电极和第二栅电极；以及盖绝缘层结构，在所述多对栅电极中的每一对的第一栅电极和第二栅电极之间围绕沟道结构，盖绝缘层结构覆盖所述多对栅电极的边缘部分。
本发明构思的实施方式另外还提供了一种半导体器件，其包括：沟道结构，布置在衬底上并且在垂直于衬底的顶表面的第一方向上延伸，沟道结构包括沟道层和栅极绝缘层；多个绝缘层，布置在衬底上并且围绕沟道结构，所述多个绝缘层在第一方向上彼此间隔开；围绕沟道结构的多个第一栅电极；以及围绕沟道结构的多个第二栅电极。在所述多个绝缘层之中的相邻绝缘层之间布置所述多个第一栅电极之中的第一栅电极和所述多个第二栅电极之中的第二栅电极、以及在该第一栅电极和该第二栅电极之间的空气空间，该第一栅电极和该第二栅电极沿第一方向彼此间隔开。
附图说明
本发明构思的实施方式将由以下结合附图的详细描述被更清楚地理解，附图中：
图1示出了根据本发明构思的示例实施方式的半导体器件的存储单元阵列的等效电路图；
图2示出了根据本发明构思的示例实施方式的半导体器件的代表性构造的俯视图；
图3示出了沿图2中的线A1-A1'截取的剖视图；
图4示出了图3中的区域CX1的放大视图；
图5示出了根据本发明构思的示例实施方式的半导体器件的剖视图；
图6示出了图5中的区域CX1的放大剖视图；
图7示出了根据本发明构思的示例实施方式的半导体器件的剖视图；
图8示出了根据本发明构思的示例实施方式的半导体器件的剖视图；
图9示出了根据本发明构思的示例实施方式的半导体器件的剖视图；
图10示出了根据本发明构思的示例实施方式的半导体器件的剖视图；
图11示出了根据本发明构思的示例实施方式的半导体器件的剖视图；
图12、图13、图14、图15、图16、图17、图18、图19、图20、图21、图22、图23、图24、图25和图26示出了根据本发明构思的示例实施方式的按照工艺顺序的半导体器件的制造方法的示意图；以及
图27和图28示出了根据本发明构思的示例实施方式的按照工艺顺序的半导体器件的制造方法的示意图。
具体实施方式
在下文中，将参照附图详细描述本发明构思的实施方式。
图1示出了根据本发明构思的示例实施方式的半导体器件的存储单元阵列MCA的等效电路图。更具体地，图1示出了具有垂直沟道结构的垂直NAND(VNAND)闪速存储器件的等效电路图。
参照图1，存储单元阵列MCA可以包括在衬底(未示出)上沿垂直方向(图1中的Z方向)布置的多个存储单元串MS。多个存储单元串MS中的每个可以包括彼此串联连接的多个存储单元MC1、MC2、……、MCn-1和MCn、至少一个串选择晶体管SST以及地选择晶体管GST。多个存储单元MC1、MC2、……、MCn-1和MCn可以存储数据，多个字线WL1、WL2、……、WLn-1和WLn可以分别连接到存储单元MC1、MC2、……、MCn-1和MCn以控制相对应的存储单元MC1、MC2、……、MCn-1和MCn。
存储单元串MS的地选择晶体管GST的栅极端子可以连接到地选择线GSL，地选择晶体管GST的源极端子可以连接到公共源极线CSL。串选择晶体管SST的栅极端子可以连接到串选择线SSL，最下面的串选择晶体管SST的源极端子可以连接到存储单元MCn的漏极端子，最上面的串选择晶体管SST的漏极端子可以连接到多个位线BL(BL1、BL2、……、BLm)中的相应位线。虽然图1示例性地示出了每个存储单元串MS包括一个地选择晶体管GST和两个串选择晶体管SST，但是与这种情况不同，多个(例如两个或更多)地选择晶体管GST和一个或多于三个串选择晶体管SST可以形成在每个存储单元串MS中。即，每个存储单元串MS可以包括一个或更多个地选择晶体管GST和一个或更多个串选择晶体管SST。
当信号经由串选择线SSL施加到串选择晶体管SST的栅极端子时，经由多个位线BL施加的信号可以被施加到多个存储单元MC1、MC2、……、MCn-1和MCn以执行数据写入操作。当信号经由地选择线GSL施加到地选择晶体管GST的栅极端子时，可以执行多个存储单元MC1、MC2、……、MCn-1和MCn的擦除操作。
图2示出了根据本发明构思的示例实施方式的半导体器件100的代表性构造的俯视图。图3示出了沿图2中的线A1-A1'截取的剖视图，图4示出了图3中的区域CX1的放大视图。在图2中，为了图示和理解的方便，仅示意性地示出了半导体器件100的一些部件。
参照图2至图4，衬底110可以包括存储单元区域MCR、连接区域CON和外围电路区域PERI。存储单元阵列MCA可以在存储单元区域MCR上，并且存储单元阵列MCA可以被包括在具有垂直沟道结构的以以上参照图1描述的方式来驱动的NAND存储器件中。用于驱动存储单元阵列MCA的外围电路晶体管190T可以在外围电路区域PERI上，并且外围电路晶体管190T可以包括外围电路有源区域192、在外围电路有源区域192上的外围电路栅电极194以及连接到外围电路有源区域192和外围电路栅电极194的外围电路接触196。连接区域CON可以是其中形成垫部分PAD的区域，垫部分PAD用于将存储单元区域MCR中的存储单元阵列MCA连接到外围电路晶体管190T。
衬底110可以具有在第一方向(X方向)和第二方向(Y方向)上延伸的主表面110M。衬底110可以包括半导体材料，诸如例如IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。例如，IV族半导体可以包括硅(Si)、锗(Ge)或硅锗。衬底110可以被提供为块体晶圆或外延层。在另外的实施方式中，衬底110可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底。
在衬底110的存储单元区域MCR上，多个绝缘层120可以在平行于衬底110的主表面110M的第一方向(X方向)和第二方向(Y方向)上延伸，并且可以在垂直于衬底110的主表面110M的第三方向(Z方向)上彼此分开。
多对栅电极130中的每一对可以在多个绝缘层120之中的两个相邻绝缘层120之间。每对栅电极130可以包括在第三方向(Z方向)上彼此分开的第一栅电极130X和第二栅电极130Y。例如，一绝缘层120可以在衬底110的主表面110M上，第一栅电极130X和第二栅电极130Y(即，一对栅电极130)可以在该绝缘层120上，并且另一绝缘层120可以在该第二栅电极130Y上。第一顶部绝缘层122可以在最上面的一对栅电极130上。
第一栅电极130X可以包括顺序地布置在设置于下方的绝缘层120的顶表面上的第一导电阻隔层132X和第一金属层134X。第二栅电极130Y可以包括顺序地布置在设置于上方的绝缘层120的底表面上的第二导电阻隔层132Y和第二金属层134Y。例如，第一导电阻隔层132X和第一金属层134X可以在两个相邻绝缘层120之中的下部绝缘层120的顶表面上，第二导电阻隔层132Y和第二金属层134Y可以在这两个相邻绝缘层120之中的上部绝缘层120的底表面上。例如，第一金属层134X可以在两个相邻绝缘层120之间面对第二金属层134Y，第一导电阻隔层132X可以在这两个相邻绝缘层120之中的下部绝缘层120与第一金属层134X之间，第二导电阻隔层132Y可以在这两个相邻绝缘层120之中的上部绝缘层120与第二金属层134Y之间。
在示例实施方式中，第一导电阻隔层132X和第二导电阻隔层132Y可以例如包括钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)、钌(Ru)、钛(Ti)、钽(Ta)或其组合。第一金属层134X和第二金属层134Y可以例如包括钴(Co)、钨(W)、镍(Ni)、钌(Ru)、铜(Cu)、铝(Al)、其硅化物及其合金中的至少一种。
在示例实施方式中，第一栅电极130X可以在第三方向(Z方向)上具有约1nm至约30nm的第一厚度t11，第二栅电极130Y可以在第三方向(Z方向)上具有约1nm至约30nm的第二厚度t12。然而，第一栅电极130X的第一厚度t11和第二栅电极130Y的第二厚度t12分别不限于此。
在示例实施方式中，多对栅电极130可以对应于地选择线GSL、字线WL1、WL2、……、WLn-1和WLn以及串选择线SSL。例如，最下面的第一栅电极130X可以用作地选择线GSL，最上面的第二栅电极130Y可以用作串选择线SSL，剩余的第一栅电极130X和剩余的第二栅电极130Y可以用作字线WL1、WL2、……、WLn-1和WLn。在一些实施方式中，直接布置在最上面的第二栅电极130Y之下的最上面的第一栅电极130X可以用作虚设字线。在另外的实施方式中，最下面的一对栅电极130(例如，最下面的第一栅电极130X和最下面的第二栅电极130Y)可以用作地选择线GSL，最上面的一对栅电极130(例如，最上面的第一栅电极130X和最上面的第二栅电极130Y)可以用作串选择线SSL，剩余的成对栅电极130可以用作字线WL1、WL2、……、WLn-1和WLn。因此，可以提供其中地选择晶体管GST、串选择晶体管SST以及其间的存储单元MC1、MC2、……、MCn-1和MCn串联连接的存储单元串MS。
如图2所示，多个字线切割区域WLC可以与衬底110的主表面110M平行地在第一方向(X方向)上延伸。在一对字线切割区域WLC之间的多对栅电极130可以构成一个块，并且该对字线切割区域WLC可以限定多对栅电极130的在第二方向(Y方向)上的宽度。
多个沟道结构150可以在存储单元区域MCR中从衬底110的主表面110M穿过多对栅电极130沿垂直方向(Z方向)延伸。多个沟道结构150可以在第一方向(X方向)、第二方向(Y方向)和第四方向(例如，斜线方向)上以一定的间隔彼此分开。多个沟道结构150可以成Z字形形状或错开的形状。
多个沟道结构150中的每个可以在穿过多对栅电极130、绝缘层120和第一顶部绝缘层122的沟道孔150H内部。栅极绝缘层152和沟道层154可以顺序地布置在沟道孔150H的内壁上，并且填充沟道孔150H的剩余空间的填充绝缘层156可以布置在沟道层154上。接触沟道层154并阻挡沟道孔150H的入口的导电插塞158可以布置在沟道孔150H的顶侧。在另外的实施方式中，可以省略填充绝缘层156，并且沟道层154可以形成为柱形以填充沟道孔150H的剩余部分。
栅极绝缘层152可以具有包括顺序地形成在沟道层154的侧壁上的隧穿电介质层152X、电荷存储层152Y和阻挡电介质层152Z的结构。换言之，阻挡电介质层152Z、电荷存储层152Y和隧穿电介质层152X可以顺序地布置在沟道孔150H的内壁上。构成栅极绝缘层152的隧穿电介质层152X、电荷存储层152Y和阻挡电介质层152Z的相对厚度不限于图4所示的相对厚度，并且可以被各种各样地修改。
隧穿电介质层152X可以包括例如硅氧化物、铪氧化物、铝氧化物、锆氧化物、钽氧化物等。电荷存储层152Y可以是其中存储已从沟道层154穿过隧穿电介质层152X的电子的区域，并且可以包括例如硅氮化物、硼氮化物、硅硼氮化物或掺有杂质的多晶硅。阻挡电介质层152Z可以包括例如硅氧化物、硅氮化物或具有比硅氧化物高的介电常数的金属氧化物。所述金属氧化物可以包括例如铪氧化物、铝氧化物、锆氧化物、钽氧化物或其组合。
每对栅电极130的第一栅电极130X和第二栅电极130Y可以通过盖绝缘层结构140在第三方向(Z方向)上彼此分开。盖绝缘层结构140可以包括第一盖绝缘层142、空气空间144和第二盖绝缘层146。第一盖绝缘层142可以围绕沟道结构150的侧壁，第二盖绝缘层146可以覆盖第一栅电极130X的与字线切割区域WLC相邻的边缘部分130XE以及第二栅电极130Y的与字线切割区域WLC相邻的边缘部分130YE。空气空间144可以表示由第一盖绝缘层142和第二盖绝缘层146限制在第一栅电极130X与第二栅电极130Y之间的空间。
例如，当第一盖绝缘层142通过使用具有较差台阶覆盖性的绝缘材料形成、然后第二盖绝缘层146通过使用具有较差台阶覆盖性的绝缘材料形成时，第一栅电极130X和第二栅电极130Y之间的空间的一部分可以保持未被第一盖绝缘层142或第二盖绝缘层146填充，并且剩余的未被填充的空间可以称为空气空间144。
第一盖绝缘层142可以围绕沟道结构150的侧壁，并且第一盖绝缘层142可以接触栅极绝缘层152的侧壁。如图4所示，第一盖绝缘层142可以包括凹陷142R，并且第一突起152ZP可以形成在栅极绝缘层152的侧壁的面对凹陷142R的部分中(例如，形成在阻挡电介质层152Z的侧壁的一部分上)。然而，凹陷142R的形状和尺寸或第一突起152ZP的形状和尺寸不限于图4所示的形状和尺寸。
在一些实施方式中，在不同垂直水平处的多个第一盖绝缘层142中的至少一个可以不包括凹陷142R，在这种情况下，栅极绝缘层152的接触所述至少一个第一盖绝缘层142的部分可以具有基本上垂直延伸的侧壁。在一些实施方式中，在不同垂直水平处的多个第一盖绝缘层142的至少一个凹陷142R可以具有比所述多个第一盖绝缘层142的剩余凹陷142R大的深度。接触所述至少一个凹陷142R的第一突起152ZP可以相对于接触剩余凹陷142R的第一突起152ZP进一步向外突出。
如图4示例性地所示，第二盖绝缘层146可以覆盖第一栅电极130X的边缘部分130XE和第二栅电极130Y的边缘部分130YE，此外，可以覆盖绝缘层120的与字线切割区域WLC相邻的侧壁120S。第二盖绝缘层146可以覆盖绝缘层120的与字线切割区域WLC相邻的边缘部分。相对于绝缘层120的与字线切割区域WLC相邻的侧壁120S，第一栅电极130X的边缘部分130XE可以向内(例如，朝向沟道结构150)凹入。例如，第一导电阻隔层132X的侧壁可以相对于绝缘层120的侧壁120S向内凹入，并且第一金属层134X的侧壁可以相对于绝缘层120的侧壁120S或第一导电阻隔层132X的侧壁向内凹入。如图4示例性地所示，第二盖绝缘层146可以包括顺应绝缘层120的侧壁120S、第一栅电极130X的侧壁和第二栅电极130Y的侧壁的曲面侧壁轮廓。在另外的实施方式中，与图4中所示不同，第二盖绝缘层146可以具有基本上沿垂直方向延伸的平面侧壁轮廓。
第一栅电极130X和第二栅电极130Y之间的分隔距离d11可以为约1nm至约30nm，但不限于此。由于第一栅电极130X和第二栅电极130Y在两个相邻绝缘层120之间的空间中彼此分开布置，因此第一栅电极130X可以在第三方向(Z方向)上具有相对较小的第一厚度t11，第二栅电极130Y可以在第三方向(Z方向)上具有相对较小的第二厚度t12，并且第一栅电极130X和第二栅电极130Y之间的分隔距离d11也可以相对较小。
在衬底110上，与多个字线切割区域WLC垂直重叠的多个公共源极线180可以在第二方向(Y方向)上布置。绝缘间隔物182可以在多个公共源极线180中的每个的两个侧壁上。例如，第二盖绝缘层146和绝缘间隔物182可以在多对栅电极130和公共源极线180之间。多个公共源极线180在图3中被示出为具有在与衬底110的主表面110M相同水平处的底表面，但是在另外的实施方式中，多个公共源极线180可以延伸到低于衬底110的主表面110M的水平。
多个公共源极区域112可以在衬底110中在公共源极线180之下，并且可以在第一方向(X方向)上延伸。多个公共源极区域112可以是杂质区域，该杂质区域包括重掺杂在其上的n型杂质。多个公共源极区域112可以用作用于向多个存储单元MC1、MC2、……、MCn-1和MCn供应电流的源极区域。多个公共源极区域112可以与多个字线切割区域WLC垂直地重叠。
第二顶部绝缘层124可以在第一顶部绝缘层122上，位线BL可以在第二顶部绝缘层124上沿第二方向(Y方向)延伸。位线接触BLC可以在位线BL和导电插塞158之间，第二顶部绝缘层124可以围绕位线接触BLC。
如图2所示，在俯视图中，在一个块中，最上面的一对栅电极130可以由串分隔绝缘层174分成两部分。尽管未示出，但是串分隔绝缘层174可以从与第一顶部绝缘层122的顶表面相同的水平延伸到比最上面的一对栅电极130的底表面低的水平。
在连接区域CON中，多对栅电极130可以延伸为形成垫部分PAD。随着多对栅电极130离衬底110的主表面110M的垂直距离增加，多对栅电极130可以在第一方向(X方向)上延伸为具有更短的长度。垫部分PAD可以是指多对栅电极130的构造成台阶形状的部分。第二顶部绝缘层124可以在包括垫部分PAD的多对栅电极130上方，并且穿过第二顶部绝缘层124并连接到多对栅电极130的垫接触172可以布置在连接区域CON中。
如图2所示，多个虚设沟道结构D150可以从衬底110的主表面110M穿过多对栅电极130，并在连接区域CON中沿第三方向(Z方向)延伸。可以形成虚设沟道结构D150以在半导体器件100的制造工艺中确保半导体器件100的结构稳定性。多个虚设沟道结构D150中的每个可以具有与沟道结构150相同的结构。当在俯视图中看时，多个虚设沟道结构D150可以具有比沟道结构150大的尺寸(例如，直径)，但不限于此。
一般而言，随着半导体器件的集成度增加，半导体器件的垂直高度可以增加，并且由于半导体器件的模制堆叠的相对较大的垂直高度，诸如模制堆叠的倒塌或倒下的缺陷可能在去除用于形成栅电极的牺牲层的工艺期间发生。
然而，依照根据本发明构思的实施方式的半导体器件100，作为示例，在已从其去除了一个牺牲层310(参照图14)的栅极空间GS(参照图15)中即在两个相邻绝缘层120之间的空间中，可以形成包括彼此分开的第一栅电极130X和第二栅电极130Y的一对栅电极130。因此，第一栅电极130X和第二栅电极130Y可以分别具有相对较小的厚度t11和t12，并且第一栅电极130X和第二栅电极130Y之间的分隔距离d11可以相对较小。因此，可以相对减小半导体器件100的垂直高度，并且可以减少或防止在半导体器件100的制造工艺期间归因于模制堆叠的倒塌或倒下的缺陷的发生。
图5示出了根据本发明构思的示例实施方式的半导体器件100A的剖视图，图6示出了图5中的区域CX1的放大剖视图。在图5和图6中，与图1至图4中的附图标记相似的附图标记可以表示相似的部件，并且为了简洁，对图5和图6中的与图1至图4中的特征相似的特征的描述可以从以下内容省略。
参照图5和图6，半导体器件100A可以包括多对栅电极130A，多对栅电极130A可以包括形成在面对沟道结构150的侧壁上的凹陷区域130R。每对栅电极130A可以包括在第三方向(Z方向)上彼此分开的第一栅电极130XA和第二栅电极130YA。第一栅电极130XA可以包括第一导电阻隔层132XA和第一金属层134XA，第二栅电极130YA可以包括第二导电阻隔层132YA和第二金属层134YA。此外，第一盖绝缘层142可以包括凹陷142R，并且栅极绝缘层152A可以包括第一突起152ZP和第二突起152YP，第一突起152ZP在接触第一盖绝缘层142的凹陷142R的侧壁部分上，第二突起152YP在接触多对栅电极130A的凹陷区域130R的侧壁部分上。第二突起152YP可以比第一突起152ZP向外(例如，在朝向字线切割区域WLC的方向上)突出得更多。
在示例实施方式中，由于栅电极130A包括凹陷区域130R，因此栅电极130A和沟道层154之间的距离可以大于参照图2至图4描述的半导体器件100的栅电极130和沟道层154之间的距离。
栅极绝缘层152A可以包括隧穿电介质层152XA、电荷存储层152YA和阻挡电介质层152ZA，并且电荷存储层152YA和阻挡电介质层152ZA的面对栅电极130A的凹陷区域130R的部分可以布置在第二突起152YP中。由于电荷存储层152YA的面对栅电极130A的凹陷区域130R的部分布置在第二突起152YP中，所以从沟道层154到电荷存储层152YA的该部分的分隔距离可以相对较大，因此，从沟道层154到电荷存储层152YA的该部分的电荷转移路径可以相对较长。因此，可以防止由存储在一个存储单元的电荷存储层152YA中的电荷扩散到相邻存储单元的电荷存储层152YA的一部分(即，在与沟道层154的延伸方向相同的方向上扩散)的现象所致的数据丢失。
在根据示例实施方式的制造工艺中，凹陷区域130R可以通过去除初始导电阻隔层132L(参照图27)的在横向方向(水平方向)上暴露在沟道孔150HA的内壁处的部分和初始金属层134L(参照图27)的在横向方向(水平方向)上暴露在沟道孔150HA的内壁处的部分而形成。接着，栅极绝缘层152A可以在沟道孔150HA的内壁上形成，然后，栅极绝缘层152A的第二突起152YP可以在凹陷区域130R中形成。
依照根据本发明构思的实施方式的半导体器件100A，作为示例，在已从其去除了一个牺牲层310(参照图14)的栅极空间GS(参照图15)中即在两个相邻绝缘层120之间的空间中，可以形成包括彼此分开的第一栅电极130XA和第二栅电极130YA的一对栅电极130A。因此，可以相对减小半导体器件100A的垂直高度，并且可以减少或防止在半导体器件100A的制造工艺期间归因于模制堆叠的倒塌或倒下的缺陷的发生。此外，因为栅极绝缘层152A包括第二突起152YP，所以可以防止数据丢失，并且可以提高半导体器件100A的可靠性。
图7示出了根据本发明构思的示例实施方式的半导体器件100B的剖视图。在图7中，与图1至图6中的附图标记相同的附图标记可以表示相同的部件，并且为了简洁，对图7中的与图1至图6中的特征相似的特征的描述可以从以下内容省略。
参照图7，盖绝缘层结构140B可以在第一栅电极130X和第二栅电极130Y之间，并且盖绝缘层结构140B可以包括基本上填充第一栅电极130X和第二栅电极130X之间的全部空间的盖绝缘层142B。盖绝缘层142B的顶表面可以接触第二金属层134Y的底表面，盖绝缘层142B的底表面可以接触第一金属层134X的顶表面。如图7所示，盖绝缘层142B的与字线切割区域WLC相邻的侧壁142BS可以与第一金属层134X的侧壁和第二金属层134Y的侧壁对准。在另外的实施方式中，盖绝缘层142B的与字线切割区域WLC相邻的侧壁142BS可以相对于第一金属层134X的侧壁和第二金属层134Y的侧壁向内(例如，在朝向沟道结构150的方向上)凹入。在另外的实施方式中，盖绝缘层142B的与字线切割区域WLC相邻的侧壁142BS可以相对于第一金属层134X的侧壁和第二金属层134Y的侧壁向外(例如，在朝向公共源极线180的方向上)突出。
在示例实施方式中，盖绝缘层142B可以包括低k绝缘材料。例如，低k绝缘材料可以包括氟硅酸盐玻璃(FSG)、掺碳的硅氧化物(SIOC)、旋涂电介质(SOD)材料或超低k(ULK)材料。例如，盖绝缘层142B可以使用低k绝缘材料通过原子层沉积工艺或化学气相沉积工艺形成。在另外的实施方式中，盖绝缘层142B可以包括例如硅氧化物、硅氮氧化物、硅氮化物等。
在根据示例实施方式的工艺中，牺牲层310(参照图14)可以通过沟道孔150H被去除，初始导电阻隔层132L(参照图16)和初始金属层134L(参照图16)可以在其中已去除了牺牲层310的栅极空间GS(参照图15)的内壁上共形地形成，并且盖绝缘层142B可以被形成以完全填充栅极空间GS的剩余内部。在这种情况下，可以形成参照图7描述的半导体器件100B。
依照根据本发明构思的实施方式的半导体器件100B，作为示例，在其中已去除了牺牲层310的栅极空间GS中即在两个相邻绝缘层120之间的空间中，可以形成包括彼此分开的第一栅电极130X和第二栅电极130Y的一对栅电极130。因此，可以相对减小半导体器件100B的垂直高度，并且可以减少或防止在半导体器件100B的制造工艺期间归因于模制堆叠的倒塌或倒下的缺陷的发生。
图8示出了根据本发明构思的示例实施方式的半导体器件100C的剖视图。在图8中，与图1至图7中的附图标记相同的附图标记可以表示相同的部件，并且为了简洁，对图8中的与图1至图7中的特征相似的特征的描述可以从以下内容省略。
参照图8，第一栅电极130XC可以包括第一金属层134XC，第二栅电极130YC可以包括第二金属层134YC。换言之，在半导体器件100C中，参照图2至图4描述的半导体器件100中包括的第一导电阻隔层132X和第二导电阻隔层132Y可以被省略。第一金属层134XC的顶表面可以接触盖绝缘层结构140，第一金属层134XC的底表面可以接触在其下方的绝缘层120的顶表面。此外，第二金属层134YC的顶表面可以接触在其上方的绝缘层120的底表面，第二金属层134YC的底表面可以接触盖绝缘层结构140。
在示例实施方式中，第一金属层134XC和第二金属层134YC可以包括钛氮化物(TiN)、钽氮化物(TaN)、钨氮化物(WN)、钌(Ru)、钛(Ti)、钽(Ta)、钴(Co)、钨(W)、镍(Ni)、铜(Cu)、铝(Al)、其硅化物及其合金中的任何一种。
在根据示例实施方式的工艺中，牺牲层310(参照图14)可以通过沟道孔150H(参照图14)被去除，并且初始金属层134L(参照图16)可以在其中已去除了牺牲层310的栅极空间GS(参照图15)的内壁上共形地形成。在这种情况下，可以形成参照图8描述的半导体器件100C。
依照根据本发明构思的实施方式的半导体器件100C，作为示例，在其中已去除了一个牺牲层310的栅极空间GS中即在两个相邻绝缘层120之间的空间中，可以形成包括彼此分开的第一栅电极130XC和第二栅电极130YC的一对栅电极130C。因此，可以相对减小半导体器件100C的垂直高度，并且可以减少或防止在半导体器件100C的制造工艺期间归因于模制堆叠的倒塌或倒下的缺陷的发生。
图9示出了根据示例实施方式的半导体器件100D的剖视图。在图9中，与图1至图8中的附图标记相同的附图标记可以表示相同的部件，并且为了简洁，对图9中的与图1至图8中的特征相似的特征的描述可以从以下内容省略。
参照图9，底部栅电极130D可以在最下面的两个绝缘层120之间。底部栅电极130D可以基本上填充最下面的两个绝缘层120之间的全部空间，并且底部栅电极130D可以具有比一对栅电极130中的第一栅电极130X和第二栅电极130Y的每个的厚度大的厚度。
沟道结构150D可以包括在沟道孔150H的侧壁上的第一栅极绝缘层152D1、在沟道孔150H的侧壁上的第一沟道层154D1、在沟道孔150H的底部分处的第二沟道层154D2、在第二沟道层154D2的侧壁和底部栅电极130D之间的第二栅极绝缘层152D2、填充绝缘层156以及导电插塞158。第二沟道层154D2的顶表面可以在高于底部栅电极130D的顶表面的水平处。第二沟道层154D2可以包括通过使用选择性外延生长工艺从暴露于沟道孔150H的底部分处的衬底110的主表面110M形成的半导体层。第二栅极绝缘层152D2可以包括通过热氧化工艺形成的硅氧化物，但不限于此。第一栅极绝缘层152D1和第一沟道层154D1可以分别类似于参照图2至图4描述的栅极绝缘层152和沟道层154。
图10示出了根据本发明构思的示例实施方式的半导体器件100E的剖视图。在图10中，与图1至图9中的附图标记相同的附图标记可以表示相同的部件，并且为了简洁，对图10中的与图1至图9中的特征相似的特征的描述可以从以下内容省略。
参照图10，半导体器件100E还可以包括顺序地布置在衬底110的主表面110M上的第一半导体层162和第二半导体层164，多个绝缘层120和多对栅电极130可以交替地布置在第二半导体层164上。第一半导体层162可以包括掺有杂质的多晶硅或不掺杂质的多晶硅，第二半导体层164也可以包括掺有杂质的多晶硅或不掺杂质的多晶硅。第一半导体层162可以用作公共源极线延伸区域，并且可以是与图1中的公共源极线CSL对应的部分。第二半导体层164可以用作支撑层以防止模制堆叠在去除用于形成第一半导体层162的牺牲层的工艺中倒塌或倒下。
沟道结构150E可以穿过第一半导体层162和第二半导体层164，并延伸到低于衬底110的主表面110M的水平。其中栅极绝缘层152E被分开的部分可以形成在沟道结构150E的底部处，并且在其中栅极绝缘层152E被分开的所述部分中，沟道层154E的侧壁154W可以被第一半导体层162围绕。此外，沟道层154E的底表面可以被栅极绝缘层152E围绕并且可以不接触衬底110，但本发明构思不限于此。
图11示出了根据本发明构思的示例实施方式的半导体器件200的剖视图。在图11中，与图1至图10中的附图标记相同的附图标记可以表示相同的部件，并且为了简洁，对图11中的与图1至图10中的特征相似的特征的描述可以从以下内容省略。
参照图11，底部衬底210可以在比衬底110低的垂直水平处，在底部衬底210中，有源区域(未示出)可以由底部衬底210中的隔离层222限定，并且在有源区域上，可以形成多个驱动晶体管230T。多个驱动晶体管230T可以包括驱动电路栅极结构232和杂质区域212，杂质区域212在底部衬底210的位于驱动电路栅极结构232两侧的部分中。
在底部衬底210之上，可以布置多个布线层242、连接多个布线层242中的每个或连接在多个布线层242和驱动晶体管230T之间的多个接触插塞246以及覆盖多个布线层242和多个接触插塞246的底部层间绝缘层250。
衬底110可以在底部层间绝缘层250上。在衬底110上，可以布置多个绝缘层120、多对栅电极130、盖绝缘层结构140和沟道结构150。
图12至图26示出了根据本发明构思的示例实施方式的按照工艺顺序的半导体器件100的制造方法的示意图。图12至图26是与沿着图2中的线A1-A1'的截面对应的剖视图。在图12至图26中，与图1至图11中的附图标记相同的附图标记可以表示相同的部件。
参照图12，多个绝缘层120和多个牺牲层310可以在衬底110的主表面110M上交替地形成。在示例实施方式中，多个绝缘层120可以包括诸如硅氧化物或硅氮氧化物的绝缘材料，多个牺牲层310可以包括例如硅氮化物、硅氮氧化物或掺有杂质的多晶硅等。
接着，尽管未示出，但是可以通过在连接区域CON中顺序地图案化多个绝缘层120和多个牺牲层310来形成垫部分PAD(参照图2)。在示例实施方式中，垫部分PAD可以形成为具有台阶形状，该台阶形状如前所述在第一方向(X方向)上具有顶表面水平上的差异。
接着，可以形成覆盖最上面的牺牲层310和垫部分PAD的第一顶部绝缘层122。第一顶部绝缘层122可以包括诸如硅氧化物和硅氮氧化物的绝缘材料。
参照图13，掩模图案(未示出)可以在第一顶部绝缘层122上形成，并且字线切割开口320H可以通过经由使用掩模图案作为蚀刻掩模蚀刻第一顶部绝缘层122的一部分、多个绝缘层120的一部分、以及多个牺牲层310的一部分而形成。接着，字线切割绝缘层320可以通过在字线切割开口320H内部使用绝缘材料而形成。
参照图14，沟道孔150H可以通过蚀刻第一顶部绝缘层122的一部分、多个绝缘层120的一部分和多个牺牲层310的一部分而形成。沟道孔150H可以延伸到低于衬底110的主表面110M的水平。
参照图15，通过去除暴露在沟道孔150H的侧壁处的多个牺牲层310，多个栅极空间GS可以在其中已去除了多个牺牲层310的位置处形成。字线切割绝缘层320的侧壁可以暴露在多个栅极空间GS中。在示例实施方式中，多个牺牲层310的去除工艺可以是使用磷酸溶液作为蚀刻剂的湿蚀刻工艺。
参照图16，初始导电阻隔层132L和初始金属层134L可以在沟道孔150H的内壁和多个栅极空间GS的内壁上顺序地形成。初始导电阻隔层132L和初始金属层134L可以在绝缘层120的暴露在沟道孔150H的内壁和多个栅极空间GS的内壁处的表面上、在字线切割绝缘层320的暴露在多个栅极空间GS中的侧壁上、以及在第一顶部绝缘层122上共形地形成。沟道孔150H的内部和多个栅极空间GS的内部未被完全填充。
参照图17，初始第一盖绝缘层142L可以在沟道孔150H的内壁上形成。初始第一盖绝缘层142L可以包括具有较差的台阶覆盖特性的绝缘材料，并且可以填充与沟道孔150H连通的多个栅极空间GS的一部分。因此，多个栅极空间GS的离沟道孔150H相对较远的部分可以不被初始第一盖绝缘层142L填充，而是可以保持为是空的。
参照图18，初始第一盖绝缘层142L的布置在第一顶部绝缘层122上(或之上)以及在沟道孔150H的内壁上的部分可以被去除，并且多个第一盖绝缘层142可以在多个栅极空间GS中形成。因此，初始金属层134L可以再次暴露在沟道孔150H的侧壁和底部分上。在示例实施方式中，用于去除初始第一盖绝缘层142L的一部分的工艺可以是湿蚀刻工艺。在一些实施方式中，在湿蚀刻工艺之后，多个第一盖绝缘层142可以包括凹陷142R，该凹陷142R相对于初始金属层134L的在沟道孔150H的侧壁上的部分向内凹入。
参照图19，初始金属层134L和初始导电阻隔层132L的在沟道孔150H的内壁上的部分可以被去除，因此，多个绝缘层120可以暴露在沟道孔150H的内壁上。
在示例实施方式中，通过使用能够去除初始金属层134L的第一蚀刻剂执行第一湿蚀刻工艺，初始金属层134L的在沟道孔150H的内壁上的部分可以首先被去除以暴露初始导电阻隔层132L的表面。接着，通过使用能够去除初始导电阻隔层132L的第二蚀刻剂执行第二湿蚀刻工艺，初始导电阻隔层132L的在沟道孔150H的内壁上的部分可以被去除。然而，初始导电阻隔层132L的所述部分和初始金属层134L的所述部分的去除工艺不限于上述蚀刻工艺。
例如，初始导电阻隔层132L的覆盖绝缘层120在沟道孔150H的内壁上的侧壁120S的部分和初始金属层134L的覆盖绝缘层120在沟道孔150H的内壁上的侧壁120S的部分可以通过湿蚀刻工艺被去除，绝缘层120的侧壁120S可以被暴露。此外，初始导电阻隔层132L的在第一顶部绝缘层122上的部分和初始金属层134L的在第一顶部绝缘层122上的部分可以被一起去除，第一顶部绝缘层122的顶表面可以被再次暴露。
参照图20，阻挡电介质层152Z、电荷存储层152Y和隧穿电介质层152X可以在沟道孔150H的内壁上顺序地形成，以形成栅极绝缘层152。栅极绝缘层152可以接触第一盖绝缘层142的在沟道孔150H的内壁上的侧壁，例如，顺应凹陷142R的形状的第一突起152ZP可以形成在栅极绝缘层152的接触第一盖绝缘层142的凹陷142R的部分中。然而，凹陷142R和第一突起152ZP的形状和尺寸不限于图20所示的形状和尺寸。
参照图21，通过对栅极绝缘层152执行各向异性蚀刻工艺或回蚀刻工艺，栅极绝缘层152的覆盖沟道孔150H的底部分的部分可以被去除。通过各向异性蚀刻工艺或回蚀刻工艺，衬底110的暴露在沟道孔150H的底部分处的部分可以被进一步去除至一定深度。
接着，沟道层154可以在沟道孔150H的内壁上共形地形成。填充沟道孔150H的剩余部分的填充绝缘层156可以通过在沟道层154上使用绝缘材料而形成。通过经由回蚀刻工艺去除沟道层154的布置在沟道孔150H的顶部分中的部分和填充绝缘层156的布置在沟道孔150H的顶部分中的部分(以及栅极绝缘层152的布置在沟道孔150H的顶部分中的部分)，并通过用导电材料填充沟道孔150H的顶部分的被去除部分，可以形成导电插塞158。
参照图22，掩模图案(未示出)可以在第一顶部绝缘层122和字线切割绝缘层320(参照图21)上形成，并且字线切割绝缘层320的一部分可以通过使用掩模图案作为蚀刻掩模被去除以形成字线切割开口320HA。接着，通过执行湿蚀刻工艺，字线切割绝缘层320的剩余部分、第一顶部绝缘层122和多个绝缘层120可以被进一步去除一定厚度。字线切割开口320HA可以通过湿蚀刻工艺进一步横向延伸，并且绝缘层120的侧壁120S可以相对于初始导电阻隔层132L的侧壁向内(例如，在朝向沟道结构150的方向上)凹入。
参照图23，初始金属层134L和初始导电阻隔层132L的在字线切割开口320HA的内壁上的部分可以被去除，因此，多个栅极空间GS可以与字线切割开口320HA连通并暴露在字线切割开口320HA处。
在示例实施方式中，通过使用能够去除初始导电阻隔层132L的第三蚀刻剂执行第三湿蚀刻工艺，初始导电阻隔层132L的在字线切割开口320HA的内壁上的部分可以首先被去除以暴露初始金属层134L的表面。接着，通过使用能够去除初始金属层134L的第四蚀刻剂执行第四湿蚀刻工艺，初始金属层134L的在字线切割开口320HA的内壁上的部分可以被去除。结果，初始导电阻隔层132L的在字线切割开口320HA的内壁上围绕栅极空间GS的部分和初始金属层134L的在字线切割开口320HA的内壁上围绕栅极空间GS的部分可以被去除，因此，栅极空间GS可以与字线切割开口320HA连通或连接到字线切割开口320HA。然而，初始导电阻隔层132L的所述部分和初始金属层134L的所述部分的去除工艺不限于上述蚀刻工艺。
例如，在初始金属层134L和初始导电阻隔层132L之中的在垂直方向(Z方向)上延伸且布置在字线切割绝缘层320(参照图21)的侧壁上的一部分初始金属层134L和一部分初始导电阻隔层132L可以被去除，因此，仅初始金属层134L的布置在绝缘层120的顶表面和底表面上的部分以及初始导电阻隔层132L的布置在绝缘层120的顶表面和底表面上的部分可以保留。在一个栅极空间GS的上部分处，初始金属层134L可以在低于初始导电阻隔层132L的水平处，并且在一个栅极空间GS的下部分处，初始金属层134L可以在高于初始导电阻隔层132L的水平处。
例如，初始导电阻隔层132L的保留在两个相邻绝缘层120之中的下部绝缘层120的顶表面上的部分可以被称为第一导电阻隔层132X，初始金属层134L的保留在该下部绝缘层120的顶表面之上在第一导电阻隔层132X的顶表面上的部分可以被称为第一金属层134X，初始导电阻隔层132L的保留在两个相邻绝缘层120之中的上部绝缘层120的底表面上的部分可以被称为第二导电阻隔层132Y，初始金属层134L的保留在该上部绝缘层120的底表面之下在第二导电阻隔层132Y的底表面上的部分可以被称为第二金属层134Y。这里，在两个相邻绝缘层120之间的一个栅极空间GS中，可以形成包括第一导电阻隔层132X和第一金属层134X的第一栅电极130X以及包括第二导电阻隔层132Y和第二金属层134Y的第二栅电极130Y。因此，第一栅电极130X和第二栅电极130Y可以基于穿过栅极空间GS的中心沿水平方向延伸的轴线相对于彼此具有镜像对称的形状。在存储单元区域MCR中，第一栅电极130X和第二栅电极130Y可以在垂直方向(Z方向)上彼此分开。
参照图24，第二盖绝缘层146可以在第一顶部绝缘层122的顶表面上以及在字线切割开口320HA的内壁上形成。第二盖绝缘层146可以通过使用具有较差台阶覆盖特性的绝缘材料而形成，并且第二盖绝缘层146可以填充与字线切割开口320HA连通或连接的多个栅极空间GS的一部分。多个栅极空间GS的离字线切割开口320HA相对较远定位的某个区域可以保持为是空的而不被第二盖绝缘层146填充，并且该空的区域可以被称为空气空间144。空气空间144可以表示在垂直方向(Z方向)上限定在第一栅电极130X和第二栅电极130Y之间并且在水平方向(X方向或Y方向)上限定在第一盖绝缘层142和第二盖绝缘层146之间的空间。空气空间144的形状和尺寸不限于图24所示的形状和尺寸。这里，第一盖绝缘层142、空气空间144和第二盖绝缘层146可以被称为盖绝缘层结构140。
参照图25，绝缘间隔物182可以在字线切割开口320HA的内壁上形成。在示例实施方式中，绝缘间隔物182可以形成为在第二盖绝缘层146上完全填充字线切割开口320HA。在另外的实施方式中，与图25所示不同，绝缘间隔物182可以形成为在第二盖绝缘层146上具有相对较小的厚度，并且字线切割开口320HA的一部分可以不被绝缘间隔物182填充。
参照图26，掩模图案(未示出)可以在绝缘间隔物182上形成，绝缘间隔物182的一部分可以通过使用掩模图案作为蚀刻掩模被去除，以暴露衬底110的主表面110M。通过将杂质注入到暴露的衬底110中，公共源极区域112可以在衬底110的位于绝缘间隔物182之下的部分中形成。接着，公共源极线180可以通过在其中已去除了绝缘间隔物182的部分中使用导电材料而形成。
再次参照图3，第二顶部绝缘层124可以在第一顶部绝缘层122上形成，并且可以进一步形成穿过第二顶部绝缘层124并经由导电插塞158电接触沟道结构150的位线接触BLC。接着，可以在第二顶部绝缘层124上进一步形成连接到位线接触BLC并在第二方向(Y方向)上延伸的位线BL。
半导体器件100可以通过执行上述工艺来完成。
根据上述半导体器件100的制造方法，由沟道孔150H暴露的牺牲层310可以被去除，然后初始导电阻隔层132L和初始金属层134L可以在已从其去除了牺牲层310的栅极空间GS中形成，初始导电阻隔层132L和初始金属层134L的部分(即，初始导电阻隔层132L和初始金属层134L的在垂直方向上延伸的部分)可以通过使用沟道孔150H被去除，此后，初始导电阻隔层132L和初始金属层134L的另外的部分(即，初始导电阻隔层132L和初始金属层134L的在垂直方向上延伸的部分)可以通过使用字线切割开口320HA被去除。因此，在其中已去除了一个牺牲层310的栅极空间GS中即在两个相邻绝缘层120之间的空间中，可以形成包括彼此分开的第一栅电极130X和第二栅电极130Y的一对栅电极130。
因此，第一栅电极130X和第二栅电极130Y可以分别具有相对较小的厚度t11和t12(参照图4)，并且第一栅电极130X和第二栅电极130Y之间的分隔距离d11(参照图4)可以相对较小。因此，可以相对减小半导体器件100的垂直高度，并且可以减少或防止在半导体器件100的制造工艺期间(例如，在牺牲层310的去除工艺期间)归因于模制堆叠的倒塌或倒下的缺陷的发生。
图27和图28示出了根据本发明构思的示例实施方式的按照工艺顺序的半导体器件100A的制造方法的示意图。
首先，多个第一盖绝缘层142可以通过执行参照图12至图19描述的工艺在多个栅极空间GS中形成，并且多个绝缘层120可以暴露在沟道孔150HA的内壁处。
参照图27，通过执行湿蚀刻工艺，暴露在沟道孔150HA的内壁处的初始导电阻隔层132L和初始金属层134L可以在横向方向上被进一步蚀刻。因此，初始导电阻隔层132L的侧壁和初始金属层134L的侧壁可以相对于多个绝缘层120的侧壁120S向内(例如，在朝向字线切割绝缘层320的方向上)凹入，并且凹陷区域130R可以在其中已去除了初始导电阻隔层132L和初始金属层134L的空间中形成。此外，初始导电阻隔层132L的侧壁和初始金属层134L的侧壁可以相对于第一盖绝缘层142的侧壁向内(例如，在朝向字线切割绝缘层320的方向上)凹入。
在示例实施方式中，通过使用能够去除初始金属层134L的第一蚀刻剂执行第一湿蚀刻工艺，初始金属层134L的在沟道孔150HA的内壁上的部分可以首先在横向方向上被蚀刻，然后，通过使用能够去除初始导电阻隔层132L的第二蚀刻剂执行第二湿蚀刻工艺，初始导电阻隔层132L的在沟道孔150HA的内壁上的部分可以在横向方向上被去除。然而，初始导电阻隔层132L和初始金属层134L的在横向方向上的蚀刻工艺不限于上述示例。
参照图28，阻挡电介质层152ZA、电荷存储层152YA和隧穿电介质层152XA可以在沟道孔150HA的内壁上顺序地形成以形成栅极绝缘层152A。栅极绝缘层152A可以接触第一盖绝缘层142的在沟道孔150H的内壁上的侧壁，并且例如，顺应凹陷142R的形状的第一突起152ZP可以在栅极绝缘层152A的接触第一盖绝缘层142的凹陷142R的部分中形成。此外，栅极绝缘层152A可以接触初始导电阻隔层132L和初始金属层134L的在沟道孔150HA的内壁上的侧壁，并且例如，顺应凹陷区域130R的形状的第二突起152YP可以在栅极绝缘层152A的接触初始导电阻隔层132L和初始金属层134L的凹陷区域130R的部分中形成。然而，第一突起152ZP和第二突起152YP的形状和尺寸不限于图28所示的形状和尺寸。
此后，半导体器件100A可以通过执行参照图21至图26描述的工艺来完成。
依照根据上述示例实施方式的半导体器件100A的制造方法，可以减少或防止在半导体器件100A的制造工艺中归因于模制堆叠的倒塌或倒下的缺陷的发生。此外，因为栅极绝缘层152A包括第二突起152YP，所以可以防止数据丢失，并且可以提高半导体器件100A的可靠性。
尽管已经参照本发明构思的实施方式具体示出和描述了本发明构思，但是应理解，在不背离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。
本申请要求享有2019年6月24日在韩国知识产权局提交的韩国专利申请第10-2019-0075225号的优先权，其全部内容通过引用合并于此。

Claims (20)

1.一种半导体器件，包括：
沟道结构，布置在衬底上并且在垂直于所述衬底的顶表面的第一方向上延伸，所述沟道结构包括沟道层和栅极绝缘层；
多个绝缘层，布置在所述衬底上并且围绕所述沟道结构，所述多个绝缘层在所述第一方向上彼此间隔开；
多个第一栅电极，围绕所述沟道结构；以及
多个第二栅电极，围绕所述沟道结构，
其中在所述多个绝缘层之中的相邻绝缘层之间布置所述多个第一栅电极之中的第一栅电极和所述多个第二栅电极之中的第二栅电极，所述多个第一栅电极之中的所述第一栅电极和所述多个第二栅电极之中的所述第二栅电极沿所述第一方向彼此间隔开。
2.根据权利要求1所述的半导体器件，其中在所述相邻绝缘层之间还布置设置在所述第一栅电极和所述第二栅电极之间的盖绝缘层结构，所述盖绝缘层结构包括空气空间，
其中所述第一栅电极、所述盖绝缘层结构的一部分和所述第二栅电极在所述第一方向上顺序地布置。
3.根据权利要求2所述的半导体器件，其中所述盖绝缘层结构包括：
第一盖绝缘层，围绕所述沟道结构的侧壁的在所述第一栅电极和所述第二栅电极之间的部分；
第二盖绝缘层，布置为围绕所述第一栅电极的边缘部分和所述第二栅电极的边缘部分并且布置为在所述第一栅电极和所述第二栅电极之间，所述第一栅电极的所述边缘部分和所述第二栅电极的所述边缘部分两者与字线切割区域相邻；以及
所述空气空间，设置在所述第一盖绝缘层和所述第二盖绝缘层之间。
4.根据权利要求3所述的半导体器件，其中所述第一栅电极包括顺序地布置在所述相邻绝缘层之中的下部绝缘层的顶表面上的第一导电阻隔层和第一金属层，以及
所述第二栅电极包括顺序地布置在所述相邻绝缘层之中的上部绝缘层的底表面上的第二导电阻隔层和第二金属层。
5.根据权利要求4所述的半导体器件，其中所述第一金属层接触所述第一盖绝缘层和所述第二盖绝缘层，以及其中所述第一导电阻隔层不接触所述第一盖绝缘层。
6.根据权利要求3所述的半导体器件，其中所述第一栅电极包括第一金属层，所述第一金属层直接布置在所述相邻绝缘层之中的下部绝缘层的顶表面上，
所述第二栅电极包括第二金属层，所述第二金属层直接布置在所述相邻绝缘层之中的上部绝缘层的底表面上，以及
所述第二盖绝缘层的一部分、所述第一盖绝缘层和所述空气空间布置在所述第一金属层和所述第二金属层之间。
7.根据权利要求3所述的半导体器件，其中所述栅极绝缘层围绕所述沟道层的外壁并且在所述第一方向上延伸，以及
所述栅极绝缘层包括侧壁和多个第一突起，所述多个第一突起形成在所述栅极绝缘层的所述侧壁上并且向外突出。
8.根据权利要求7所述的半导体器件，其中所述多个第一突起向外突出以被设置在相应对所述相邻绝缘层之间的所述第一盖绝缘层围绕。
9.根据权利要求7所述的半导体器件，其中所述栅极绝缘层包括多个第二突起，所述多个第二突起形成在所述栅极绝缘层的所述侧壁上并且向外突出，以及
其中所述多个第二突起中的每个向外突出以被第一栅电极或第二栅电极围绕。
10.根据权利要求9所述的半导体器件，其中所述栅极绝缘层包括电荷存储层，并且所述电荷存储层具有布置在所述多个第二突起内的部分。
11.根据权利要求1所述的半导体器件，其中所述多个第一栅电极中的每个包括顺序地布置在相应一对所述相邻绝缘层之中的下部绝缘层的顶表面上的第一导电阻隔层和第一金属层，以及
所述多个第二栅电极中的每个包括顺序地布置在相应一对所述相邻绝缘层之中的上部绝缘层的底表面上的第二导电阻隔层和第二金属层，
其中在每一对所述多个第一栅电极之中的第一栅电极和所述多个第二栅电极之中的第二栅电极之间设置相应的盖绝缘层，所述盖绝缘层具有相对于所述多个绝缘层的侧壁向内凹入的侧壁。
12.根据权利要求11所述的半导体器件，其中所述盖绝缘层填充所述每一对所述多个第一栅电极之中的第一栅电极和所述多个第二栅电极之中的第二栅电极之间的空间，
其中所述盖绝缘层包括分别接触所述多个第二栅电极之中的第二金属层的底表面的顶表面以及分别接触所述多个第一栅电极之中的第一金属层的顶表面的底表面，以及
所述盖绝缘层包括低k绝缘材料。
13.一种半导体器件，包括：
沟道结构，布置在衬底上并且在垂直于所述衬底的顶表面的第一方向上延伸，所述沟道结构包括沟道层和栅极绝缘层；
多个绝缘层，布置在所述衬底上并且围绕所述沟道结构，所述多个绝缘层在所述第一方向上彼此间隔开；
多对栅电极，分别布置在所述多个绝缘层之中的相邻绝缘层之间，所述多对栅电极中的每一对包括彼此间隔开的第一栅电极和第二栅电极；以及
盖绝缘层结构，在所述多对栅电极中的每一对的所述第一栅电极和所述第二栅电极之间围绕所述沟道结构，所述盖绝缘层结构覆盖所述多对栅电极的边缘部分。
14.根据权利要求13所述的半导体器件，其中在每一对所述相邻绝缘层之间沿所述第一方向顺序地布置所述多对栅电极之中的第一栅电极、所述盖绝缘层结构之中的盖绝缘层结构和所述多对栅电极之中的第二栅电极。
15.根据权利要求13所述的半导体器件，其中所述第一栅电极包括顺序地布置在所述相邻绝缘层之中的下部绝缘层的顶表面上的第一导电阻隔层和第一金属层，以及
所述第二栅电极包括顺序地布置在所述相邻绝缘层之中的上部绝缘层的底表面上的第二导电阻隔层和第二金属层。
16.根据权利要求13所述的半导体器件，其中所述盖绝缘层结构包括：
第一盖绝缘层，围绕所述沟道结构的侧壁的在所述多对栅电极中的每一对的所述第一栅电极和所述第二栅电极之间的部分；
第二盖绝缘层，布置为围绕所述多对栅电极之中的所述第一栅电极的边缘部分和所述多对栅电极之中的所述第二栅电极的边缘部分，所述第一栅电极的所述边缘部分和所述第二栅电极的所述边缘部分两者与字线切割区域相邻；以及
空气空间，设置在所述第一盖绝缘层和所述第二盖绝缘层之间。
17.根据权利要求16所述的半导体器件，其中所述第二盖绝缘层覆盖所述相邻绝缘层的与所述字线切割区域相邻的边缘部分。
18.一种半导体器件，包括：
沟道结构，布置在衬底上并且在垂直于所述衬底的顶表面的第一方向上延伸，所述沟道结构包括沟道层和栅极绝缘层；
多个绝缘层，布置在所述衬底上并且围绕所述沟道结构，所述多个绝缘层在所述第一方向上彼此间隔开；
多个第一栅电极，围绕所述沟道结构；以及
多个第二栅电极，围绕所述沟道结构，
其中在所述多个绝缘层之中的相邻绝缘层之间布置所述多个第一栅电极之中的第一栅电极、所述多个第二栅电极之中的第二栅电极、以及在所述第一栅电极和所述第二栅电极之间的空气空间，所述多个第一栅电极之中的所述第一栅电极和所述多个第二栅电极之中的所述第二栅电极沿所述第一方向彼此间隔开。
19.根据权利要求18所述的半导体器件，其中所述第一栅电极包括顺序地布置在所述相邻绝缘层之中的下部绝缘层的顶表面上的第一导电阻隔层和第一金属层，
所述第二栅电极包括顺序地布置在所述相邻绝缘层之中的上部绝缘层的底表面上的第二导电阻隔层和第二金属层，
所述第一栅电极的与字线切割区域相邻的侧壁相对于所述多个绝缘层的与所述字线切割区域相邻的侧壁向内凹入，以及
所述第二栅电极的与所述字线切割区域相邻的侧壁相对于所述多个绝缘层的所述侧壁向内凹入。
20.根据权利要求18所述的半导体器件，其中在所述相邻绝缘层之间还布置设置在所述第一栅电极和所述第二栅电极之间的盖绝缘层结构，
所述盖绝缘层结构包括：
第一盖绝缘层，围绕所述沟道结构的侧壁的在所述第一栅电极和所述第二栅电极之间的部分；
第二盖绝缘层，布置为围绕所述第一栅电极的边缘部分和所述第二栅电极的边缘部分，所述第一栅电极的所述边缘部分和所述第二栅电极的所述边缘部分两者与字线切割区域相邻；以及
所述空气空间，设置在所述第一盖绝缘层和所述第二盖绝缘层之间。
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