CN112071848A - 半导体器件 - Google Patents

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金泰勋
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Abstract

一种半导体器件包括：衬底；下结构，所述下结构包括位于所述衬底上的密封层和位于所述密封层上的支撑层，所述密封层和所述支撑层都包括半导体材料；模制结构，所述模制结构位于所述下结构上，并且包括交替地堆叠的层间绝缘膜和导电膜；沟道孔，所述沟道孔穿透所述模制结构；沟道结构，所述沟道结构沿着所述沟道孔的侧壁延伸；隔离沟槽，所述隔离沟槽穿透所述模制结构并延伸到所述下结构中；以及多晶硅衬层，所述多晶硅衬层沿着所述隔离沟槽的侧壁延伸，所述多晶硅衬层连接到所述下结构并包括半导体材料。

Description

半导体器件
相关申请的交叉引用
于2019年6月10日在韩国知识产权局提交的名为“Semiconductor Device andMethod of Fabricating the Same”(半导体器件及其制造方法)的韩国专利申请No.10-2019-0067686通过引用的方式全文结合于本申请中。
技术领域
实施例涉及半导体器件及其制造方法。
背景技术
半导体存储器件是使用诸如硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化铟(InP)等半导体的存储器件。半导体存储器件可以主要分为易失性存储器件和非易失性存储器件。
易失性存储器件是在供电中断时丢失所存储的数据的存储器件。易失性存储器件的示例包括静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、同步DRAM等。非易失性存储器件是即使在供电中断时也能保持其数据的存储器件。非易失性存储器件的示例包括只读存储器(ROM)、可编程ROM、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、电阻式存储器件(例如，相变随机存取存储器(PRAM)、铁电随机存取存储器(FRAM)或电阻式随机存取存储器(RRAM))等。
发明内容
实施例可以通过提供一种半导体器件来实现，所述半导体器件包括：衬底；下结构，所述下结构包括位于所述衬底上的密封层和位于所述密封层上的支撑层，所述密封层和所述支撑层都包括半导体材料；模制结构，所述模制结构位于所述下结构上，并且包括交替地堆叠的层间绝缘膜和导电膜；沟道孔，所述沟道孔穿透所述模制结构；沟道结构，所述沟道结构沿着所述沟道孔的侧壁延伸；隔离沟槽，所述隔离沟槽穿透所述模制结构并延伸到所述下结构中；以及多晶硅衬层，所述多晶硅衬层沿着所述隔离沟槽的侧壁延伸，所述多晶硅衬层连接到所述下结构并包括半导体材料。
实施例可以通过提供一种半导体器件来实现，所述半导体器件包括：衬底；下结构，所述下结构包括位于所述衬底上的密封层和位于所述密封层上的支撑层，所述密封层和所述支撑层均包括半导体材料；模制结构，所述模制结构位于所述下结构上，所述模制结构包括交替地堆叠的层间绝缘膜和导电膜；第一隔离沟槽，所述第一隔离沟槽穿透所述模制结构并延伸到所述下结构中；第二隔离沟槽，所述第二隔离沟槽穿透所述模制结构并接触所述衬底；第一多晶硅衬层和第二多晶硅衬层，所述第一多晶硅衬层和所述第二多晶硅衬层分别沿着所述第一隔离沟槽的侧壁和所述第二隔离沟槽的侧壁延伸，并且均包括半导体材料；沟道孔，所述沟道孔穿透所述第一隔离沟槽与所述第二隔离沟槽之间的所述模制结构；以及半导体图案，所述半导体图案沿着所述沟道孔的侧壁延伸，其中，所述第二多晶硅衬层连接到所述下结构。
实施例可以通过提供一种半导体器件来实现，所述半导体器件包括：衬底；下结构，所述下结构包括位于所述衬底上的密封层和位于所述密封层上的支撑层，所述密封层和所述支撑层均包括半导体材料；模制结构，所述模制结构位于所述下结构上，所述模制结构包括交替地堆叠的层间绝缘膜和导电膜；第一隔离沟槽，所述第一隔离沟槽穿透所述模制结构；第二隔离沟槽，所述第二隔离沟槽穿透所述模制结构；第一多晶硅衬层和第二多晶硅衬层，所述第一多晶硅衬层和所述第二多晶硅衬层分别沿着所述第一隔离沟槽的侧壁和所述第二隔离沟槽的侧壁延伸，并且包括半导体材料；沟道孔，所述沟道孔穿透所述第一隔离沟槽与所述第二隔离沟槽之间的所述模制结构；以及半导体图案，所述半导体图案沿着所述沟道孔的侧壁延伸，其中，所述第一多晶硅衬层的底表面接触所述衬底，并且所述第二多晶硅衬层的底表面位于所述下结构中。
附图说明
通过参照附图详细描述示例性实施例，特征对于本领域技术人员将是显而易见的，其中：
图1示出了根据本公开的一些实施例的半导体器件的电路图。
图2示出了根据本公开的一些实施例的半导体器件的布局图。
图3示出了沿着图2的线A-A'截取的截面图。
图4示出了根据本公开的一些实施例的半导体器件的布局图。
图5示出了沿着图4的线B-B'截取的截面图。
图6至图15示出了根据本公开的一些实施例的制造图3的半导体器件的方法中的各阶段的截面图。
具体实施方式
图1示出了根据本公开的一些实施例的半导体器件的电路图。
参考图1，半导体器件可以包括多条公共源极线CSL、多条位线BL、多个单元串CSTR、接地选择晶体管GST和栅极感应漏极泄漏(GIDL)晶体管GDT。
位线BL可以二维地布置。例如，位线BL可以彼此间隔开，并且可以在第一方向X上(例如，纵向)延伸。多个单元串CSTR可以并联地连接到每条位线BL。单元串CSTR可以连接到公共源极线CSL。例如，单元串CSTR可以在位线B1与公共源极线CSL之间。
在实施方式中，公共源极线CSL可以二维地布置。例如，公共源极线CSL可以彼此间隔开，并且可以在第二方向Y上(例如，纵向)延伸。相同的电压可以被施加到公共源极线CSL，或者不同的电压可以被施加到公共源极线CSL并且可以被单独控制。
每个单元串CSTR可以包括连接到公共源极线CSL之一的GIDL晶体管GDT、连接到位线BL之一的串选择晶体管SST、连接到GIDL晶体管GDT的接地选择晶体管GST、以及接地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT。每个存储单元晶体管MCT可以包括数据存储元件。GIDL晶体管GDT、接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以彼此串联地连接。
公共源极线CSL可以公共地连接到GIDL晶体管GDT的源极。GIDL选择线GDSL、接地选择线GSL、多条字线WL0至WLn以及串选择线SSL可以设置在公共源极线GSL与位线BL之间。GIDL选择线GDSL可以连接到GIDL晶体管GDT的栅电极以导通或关断GIDL晶体管GDT，接地选择线GSL可以连接到接地选择晶体管GST的栅电极以导通或关断接地选择晶体管GST，字线WL0至WLn可以连接到存储单元晶体管MCT的栅电极以导通或关断存储单元晶体管MCT，并且串选择线SSL可以连接到串选择晶体管SST的栅电极以导通或关断串选择晶体管SST。
图2示出了根据本公开的一些实施例的半导体器件的布局图。图3示出了沿着图2的线A-A'截取的截面图。
参考图2和图3，半导体器件可以包括衬底100、第一沟道结构CS1、第二沟道结构CS2、虚设沟道结构DCS、第一隔离沟槽SH1、第二隔离沟槽SH2和下结构230。第一沟道结构CS1和第二沟道结构CS2可以统称为沟道结构(CS1和CS2)，第一隔离沟槽SH1和第二隔离沟槽SH2可以统称为隔离沟槽(SH1和SH2)。
衬底100可以包括半导体衬底，例如Si衬底、Ge衬底或Si-Ge衬底。如本文所使用的，术语“或”不是排他性的术语，例如，“A或B”包括A、B或者A和B。在实施方式中，衬底100可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GOI)衬底。
模制结构MS可以包括导电膜(GDSL、GSL、WL0至WLn和SSL)和层间绝缘膜400。导电膜(GDSL、GSL、WL0至WLn和SSL)和层间绝缘膜400可以在与衬底100的顶表面平行的第一方向X上延伸。
导电膜(GDSL、GSL、WL0至WLn和SSL)和层间绝缘膜400可以在与衬底100的顶表面垂直的第三方向Z上交替地堆叠。例如，导电膜(GDSL、GSL、WL0至WLn和SSL)可以沿着第三方向Z顺序地堆叠在衬底100上以彼此间隔开，并且层间绝缘膜400可以在导电膜(GDSL、GSL、WL0至WLn和SSL)之间以及导电膜(GDSL、GSL、WL0至WLn和SSL)与下结构230之间。例如，如图3所示，模制结构MS可以包括堆叠在衬底100上的层间绝缘膜400和导电膜(GDSL、GSL、WL0至WLn和SSL)。
层间绝缘膜400可以堆叠在导电膜(GDSL、GSL、WL0至WLn和SSL)之间，并且可以沿着每个隔离沟槽(SH1和SH2)的侧壁以及在隔离沟槽(SH1和SH2)与支撑层210之间形成。
在实施方式中，导电膜(GDSL、GSL、WL0至WLn和SSL)可以具有相同的厚度。在实施方式中，导电膜(GDSL、GSL、WL0至WLn和SSL)可以具有不同的厚度。
在实施方式中，导电膜(GDSL、GSL、WL0至WLn和SSL)中的最下面的(例如，在第三方向Z上最靠近衬底100)导电膜可以是图1的GIDL选择线GDSL。在实施方式中，导电膜(GDSL、GSL、WL0至WLn和SSL)中的最上面的(例如，在第三方向Z上离衬底100最远的)导电膜可以是图1的串选择线SSL。在实施方式中，导电膜(GDSL、GSL、WL0至WLn和SSL)中的最下面的导电膜和最上面的导电膜之间的中间导电膜可以是图1的接地选择线GSL和/或字线WL0至WLn。
导电膜(GDSL、GSL、WL0至WLn和SSL)可以包括导电材料。在实施方式中，导电膜(GDSL、GSL、WL0至WLn和SSL)可以包括例如诸如钨(W)、钴(Co)或镍(Ni)的金属或诸如Si的半导体材料。
层间绝缘膜400可以包括绝缘材料。在实施方式中，层间绝缘膜400可以包括例如氧化硅，诸如硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)、正硅酸四乙酯玻璃(TEOS)或高密度等离子体化学气相沉积(HDP-CVD)氧化硅。
沟道结构(CS1和CS2)和虚设沟道结构DCS可以沿着在第三方向Z上延伸的每个沟道孔的侧壁形成，以穿透模制结构MS。例如，沟道结构(CS1和CS2)和虚设沟道结构DCS可以穿透衬底100上的导电膜(GDSL、GSL、WL0至WLn和SSL)和层间绝缘膜400。在实施方式中，沟道结构(CS1和CS2)和虚设沟道结构DCS可以形成为例如柱状物。例如，导电膜(GDSL、GSL、WL0至WLn和SSL)可以与沟道结构(CS1和CS2)和虚设沟道结构DCS相交。
可以形成多个第一沟道结构CS1、多个第二沟道结构CS2和多个虚设沟道结构DCS。例如，如图2所示，多个第一沟道结构CS1、多个第二沟道结构CS2和多个虚设沟道结构DCS可以沿第二方向Y和沿第三方向Z布置。沟道结构(CS1和CS2)和虚设沟道结构DCS可以在第一隔离沟槽SH1与第二隔离沟槽SH2之间。
沟道结构(CS1和CS2)和虚设沟道结构DCS可以包括半导体图案108。半导体图案108可以穿过模制结构MS连接到衬底100例如，半导体图案108可以在第三方向Z上延伸。在实施方式中，半导体图案108可以形成为例如杯的形状。例如，沟道结构(CS1和CS2)和虚设沟道结构DCS可以包括填充绝缘图案112以及沿着相应的填充绝缘图案112的底表面和侧壁共形地延伸的半导体图案108。在实施方式中，填充绝缘图案112可以包括例如氧化硅。在实施方式中，半导体图案108可以形成为各种其他形状，例如圆柱形、矩形容器或非中空柱形。
在实施方式中，半导体图案108可以由例如多晶硅形成。半导体图案108可以完全填充沟道结构(CS1和CS2)和虚设沟道结构DCS。在实施方式中，可以不形成填充绝缘图案112。在实施方式中，半导体图案108可以沿着填充绝缘图案112的表面形成，从而不填充沟道结构(CS1和CS2)和虚设沟道结构DCS。
可以在沟道结构(CS1和CS2)和虚设沟道结构DCS上形成覆盖膜110。例如，覆盖膜110可以在填充绝缘图案112上。在实施方式中，如图所示，覆盖膜110的顶表面可以与半导体图案108的顶表面在同一平面上。在实施方式中，半导体图案108的顶表面可以与填充绝缘图案112的顶表面在同一平面上。在实施方式中，覆盖膜110可以在填充绝缘图案112的顶表面上和半导体图案108的顶表面上。
覆盖膜110可以由与半导体图案108相同的材料形成。在实施方式中，覆盖膜110可以由例如多晶硅形成。
可以沿着沟道结构(CS1和CS2)和虚设沟道结构(DCS)中的每一者的侧壁形成隧道绝缘膜106。例如，隧道绝缘膜106可以形成为部分地围绕每个半导体图案108的侧壁。隧道绝缘膜106可以在第三方向Z上延伸。
隧道绝缘膜106可以包括例如氧化硅或氮氧化硅。在实施方式中，隧道绝缘膜106可以形成为包括氧化硅膜和氮化硅膜的双层。为方便起见，隧道绝缘膜106将在下文中被描述为包括氧化硅。
电荷存储膜104可以形成在隧道绝缘膜106上。例如，隧道绝缘膜106可以在半导体图案108与电荷存储膜104之间。电荷存储膜104可以在第三方向Z上延伸。
从半导体图案108隧穿通过隧道绝缘膜106的电荷可以存储在电荷存储膜104中。存储在电荷存储膜104中的电荷可以通过例如由半导体图案108与导电膜(GDSL、GSL、WL0至WLn和SSL)之间的电压差引起的Fowler-Nordheim隧穿来改变。
电荷存储膜104可以包括例如氮化硅、氮氧化硅、富硅氮化物或纳米晶体硅。为方便起见，电荷存储膜104将在下文中被描述为包括氮化硅。
阻挡绝缘膜102可以在电荷存储膜104上。例如，电荷存储膜104可以在隧道绝缘膜106与阻挡绝缘膜102之间。
在实施方式中，阻挡绝缘膜102可以在例如电荷存储膜104与导电膜(GDSL、GSL、WL0至WLn和SSL)之间。在实施方式中，阻挡绝缘膜102可以例如围绕导电膜(GDSL、GSL、WL0至WLn和SSL)。
阻挡绝缘膜102可以包括例如氧化硅或介电常数大于氧化硅的介电常数的高k材料。高k材料可以包括例如氧化铝、氧化铪、氧化镧、氧化钽、氧化钛、氧化镧铪、氧化镧铝、氧化镝钪或它们的组合。为方便起见，阻挡绝缘膜102将在下文中被描述为包括氧化硅。
下结构230可以在模制结构MS下方(例如，在第三方向Z上比模制结构MS更靠近衬底100)。下结构230可以包括支撑层210和密封层220。密封层220可以包括沟道结构(CS1和CS2)中的对接层224和每个沟道结构(CS1和CS2)的外侧的子对接层222。
支撑层210和密封层220可以由与半导体图案108相同的材料形成。在实施方式中，支撑层210和密封层220可以由例如多晶硅形成。在实施方式中，支撑层210和密封层220可以包括例如相同的材料。
支撑层210可以有助于防止例如当半导体器件在第三方向Z上变得更高时半导体器件塌陷。
密封层220可以通过低电阻并通过沟道结构(CS1和CS2)中的对接层224以及连接到对接层224的子对接层222，向用作公共源极线的第二隔离沟槽SH2(例如，第二隔离沟槽SH2中的结构)传输电流或从其接收电流。可以通过形成第二隔离沟槽SH2的侧壁轮廓来形成密封层220，并且可以减少当蚀刻密封层220时例如在衬底100中可能产生的任何缺陷。
隔离沟槽(SH1和SH2)(例如，隔离沟槽SH1和SH2中的结构)可以穿过模制结构MS连接到衬底100。例如，第一隔离沟槽SH1可以隔离彼此相邻的沟道结构。例如，第二隔离沟槽SH2可以是公共源极线GSL或可以容纳公共源极线GSL。
在实施方式中，第一多晶硅衬层302可以在第一隔离沟槽SH1的侧壁上，第二多晶硅衬层306可以在第二隔离沟槽SH2的侧壁上。第一子多晶硅衬层304可以填充第一隔离沟槽SH1的内部(例如，剩余部分)，第二子多晶硅衬层308可以填充第二隔离沟槽SH2的内部(例如，剩余部分)。
在实施方式中，第一多晶硅衬层302和第二多晶硅衬层306可以包括相同的材料，例如多晶硅。在实施方式中，第一子多晶硅衬层304和第二子多晶硅衬层308可以包括相同的材料，例如多晶硅。在实施方式中，第一多晶硅衬层302和第一子多晶硅衬层304可以包括相同的材料。在实施方式中，第二多晶硅衬层306和第二子多晶硅衬层308可以包括相同的材料。第一多晶硅衬层302和第二多晶硅衬层306可以统称为多晶硅衬层(302和306)，第一子多晶硅衬层304和第二子多晶硅衬层308可以统称为子多晶硅衬层(302和306)。
第二多晶硅衬层306可以沿着第二隔离沟槽SH2的侧壁延伸，并且可以连接到第二沟道结构CS2下方的下结构230的密封层220。例如，第一多晶硅衬层302的底表面303可以与衬底100接触，并且第二多晶硅衬层306的底表面307可以在下结构230中，使得第二多晶硅衬层306可以连接到下结构230。
例如，密封层220可以通过形成在第二沟道结构CS2内部的对接层224和连接到对接层224的子对接层222，并通过低电阻，向第二隔离沟槽SH2的第二多晶硅衬层306传输电流或从其接收电流。密封层220可以通过第二多晶硅衬层306的形成来形成，第二多晶硅衬层306形成第二隔离沟槽SH2的侧壁轮廓多晶硅衬层，当蚀刻密封层220时例如在衬底100中可能产生的任何缺陷会减少。
在实施方式中，包括第二隔离沟槽SH2的第二多晶硅衬层306的底表面307的一部分在内的高浓度掺杂区域可以在衬底100中。
图4示出了根据本公开的一些实施例的半导体器件的布局图。图5示出了沿着图4的线B-B'截取的截面图。下文将描述图4和图5的半导体器件，主要集中于与图2和图3的半导体器件的差异。
参考图4和图5，电极衬底600(其用作公共源极)可以形成在第一隔离沟槽SH1的底表面303、第二隔离沟槽SH2的底表面307、沟道结构(CS1和CS2)的底表面、虚设沟道结构DCS的底表面、下结构230的底表面和层间绝缘膜400的底表面上。
高浓度掺杂区域610(其包括第二隔离沟槽SH2的第二多晶硅衬层306的底表面307的一部分)可以在电极衬底600中。高浓度掺杂区域610的浓度高于电极衬底600的浓度。
例如，隔离沟槽(SH1和SH2)可以是浮置的。
外围电路区域500(其中设置有外围电路)可以形成在电极衬底600的底部。外围电路可以包括选择并控制存储数据的单元的逻辑电路。在实施方式中，外围电路可以包括例如行解码器、列解码器、读出放大器和控制电路。
第一子多晶硅衬层304和第二子多晶硅衬层308可以包括绝缘材料。在实施方式中，第一子多晶硅衬层304和第二子多晶硅衬层308可以包括相同的材料。
图6至图15示出了根据本公开的一些实施例的制造图3的半导体器件的方法中的各阶段的截面图。图5的半导体器件几乎与图3的半导体器件相同，不同之处在于，其包括外围电路区域500和电极衬底600，而不是衬底100，因此，下文将描述如何仅制造图3的半导体器件。将省略用于制造图3的半导体器件的上述材料的描述。
参照图6，可以在衬底100上形成密封层牺牲膜226。衬底100可以是硅衬底。在从衬底100去除一部分密封层牺牲膜226之后，可以在密封层牺牲膜226上形成支撑层210。
参考图7，可以在支撑层210上形成初步模制结构MSP(其包括第一牺牲膜700和第二牺牲膜710)。
在实施方式中，第一牺牲膜700和第二牺牲膜710可以交替地堆叠。例如，第一牺牲膜700和第二牺牲膜710可以顺序且交替地堆叠在顺序地堆叠在衬底100上的密封层牺牲膜226和支撑层210上，以形成初步模制结构MSP。
在实施方式中，如图所示，第一牺牲膜700和第二牺牲膜710可以具有相同的厚度。在实施方式中，最下面的第一牺牲膜700的厚度可以不同于其他第一牺牲膜700的厚度，或者第二牺牲膜710可以具有不同的厚度。第一牺牲膜700可以包括例如氮化硅、氮氧化硅、富硅氮化物或纳米晶体硅。为方便起见，第一牺牲膜310将在下文中被描述为包括氮化硅。
第二牺牲膜710可以限定将要形成导电膜(GDSL、GSL、WL0至WLn和SSL)的区域。在实施方式中，第二牺牲膜710可以包括例如多晶硅。
参考图8，可以通过去除一部分初步模制结构MSP来形成沟道孔和虚设沟道孔(其暴露衬底100)。为了方便起见，未示出沟道孔和虚设沟道孔。
此后，可以在沟道孔和虚设沟道孔中形成阻挡绝缘膜102、电荷存储膜104、隧道绝缘膜106、半导体图案108和填充绝缘图案112，以覆盖每个沟道孔和每个虚设沟道孔的侧壁和底部。阻挡绝缘膜102、电荷存储膜104、隧道绝缘膜106、半导体图案108和填充绝缘图案112可以通过例如化学气相沉积(CVD)或原子层沉积(ALD)来形成。
在实施方式中，半导体图案108可以形成为例如杯的形状。例如，沟道结构(CS1和CS2)和虚设沟道结构DCS可以包括填充绝缘图案112以及沿着相应的填充绝缘图案112的底部和侧壁共形地延伸的半导体图案108。在实施方式中，填充绝缘图案112可以包括例如氧化硅。在实施方式中，半导体图案108可以形成为各种其他形状，例如圆柱形、矩形容器或非中空柱形。
可以通过在沟道孔中沉积阻挡绝缘膜102、电荷存储膜104、隧道绝缘膜106、半导体图案108和填充绝缘图案112来形成第一沟道结构CS1和第二沟道结构CS2，并且可以通过在虚设沟道孔中沉积阻挡绝缘膜102、电荷存储膜104、隧道绝缘膜106、半导体图案108和填充绝缘图案112来形成虚设沟道结构DCS。
在实施方式中，半导体图案108可以由例如多晶硅形成。半导体图案108可以完全地填充沟道结构(CS1和CS2)和虚设沟道结构DCS。在实施方式中，可以不提供填充绝缘图案112。在实施方式中，半导体图案108可以沿着填充绝缘图案112的表面形成，从而不填充沟道结构(CS1和CS2)和虚设沟道结构DCS。
阻挡绝缘膜102可以包括例如氧化硅或介电常数大于氧化硅的介电常数的高k材料。高k材料可以包括例如氧化铝、氧化铪、氧化镧、氧化钽、氧化钛、氧化镧铪、氧化镧铝、氧化镝钪或它们的组合。
电荷存储膜104可以包括例如氮化硅、氮氧化硅、富硅氮化物或纳米晶体硅。
隧道绝缘膜106可以包括例如氧化硅或氮氧化硅。在实施方式中，隧道绝缘膜106可以形成为包括氧化硅膜和氮化硅膜的双层。
参考图9，可以在填充绝缘图案112上形成覆盖膜110。在实施方式中，如图9所示，覆盖膜110的顶表面可以与半导体图案108的顶表面在同一平面上。在实施方式中，半导体图案108的顶表面可以与填充绝缘图案112的顶表面在同一平面上。在实施方式中，覆盖膜110可以形成在填充绝缘图案112的顶表面上和半导体图案108的顶表面上。
此后，参考图10，可以通过去除初步模制结构MSP的与第一沟道结构CS1相邻的部分来形成第一初步隔离孔SHp1，以暴露衬底100的顶表面。此外，可以通过去除初步模制结构MSP的与第二沟道结构CS2相邻的部分来形成第二初步隔离孔SHp2，以暴露密封层牺牲膜226。
此后，参考图11，可以去除第二牺牲膜710。可以使用第一初步隔离孔SHp1和第二初步隔离孔SHp2并使用拉回(pullback)工艺来去除第二牺牲膜710。可以在已经去除第二牺牲膜710的区域中形成第一凹陷RC1。例如，第二牺牲膜710可以包括相对于第一牺牲膜700具有蚀刻选择性的材料。当去除第二牺牲膜710时，阻挡绝缘膜102可能被部分去除。例如，为了补偿阻挡绝缘膜102的厚度的任何减小，在去除第二牺牲膜710之后暴露在第一牺牲膜700之间的阻挡绝缘膜102的一部分可能被去除，并且可以使用与阻挡绝缘膜102的材料相同的材料来执行沉积工艺。
参考图11和图12，可以在第一牺牲膜700之间的第一凹陷RC1中共形地形成防扩散膜。防扩散膜可以通过CVD或ALD形成。防扩散膜可以包括例如氮化物，例如氮化硅(SiN)、氮氧化硅(SiON)或高k氮化物膜。高k氮化物膜可以包括例如氮氧化铝硅(AlSiON)、氮氧化铝(AlON)、HfSiON或HfON。在实施方式中，防扩散膜可以包括相对于氟化氢(HF)气体具有低蚀刻选择性的材料。可以在防扩散膜上形成导电膜(GDSL、GSL、WL0至WLn和SSL)。
导电膜(GDSL、GSL、WL0至WLn和SSL)可以包括导电材料。在实施方式中，导电膜(GDSL、GSL、WL0至WLn和SSL)可以包括例如诸如W、Co或Ni的金属或诸如Si的半导体材料。
参考图12和图13，通过对第一牺牲膜700执行回蚀工艺，可以在第一牺牲膜700的被第一初步隔离孔SHp1和第二初步隔离孔SHp2暴露的部分中形成凹陷，然后，可以沉积层间绝缘膜400。层间绝缘膜400可以通过CVD或ALD形成。
层间绝缘膜400可以包括绝缘材料。在实施方式中，层间绝缘膜400可以包括例如氧化硅，例如BSG、PSG、BPSG、USG、TEOS或HDP-CVD氧化硅。
参考图14，可以去除层间绝缘膜400的与第一沟道结构CS1相邻的部分以形成暴露衬底100的顶表面的第一隔离沟槽SH1，并且可以去除层间绝缘膜400的与第二沟道结构CS2相邻的部分以形成暴露密封层牺牲膜226的顶表面的第二隔离沟槽SH2。
此后，参考图3和图15，可以去除密封层牺牲膜226。可以使用第二隔离沟槽SH2并使用拉回工艺来去除密封层牺牲膜226。例如，密封层牺牲膜226可以包括相对于其他层的材料具有蚀刻选择性的材料。此后，可以将第二多晶硅衬层306注入到通过去除密封层牺牲膜226而暴露的密封层接触区域228中，并且注入到第二隔离沟槽SH2中，可以将第一多晶硅衬层302注入到第一隔离沟槽SH1中，可以将第一子多晶硅衬层304注入到第一隔离沟槽SH1中，并且可以将第二子多晶硅衬层308注入到第二隔离沟槽SH2中，从而获得图3的半导体器件。
例如，第二多晶硅衬层306可以形成在第二隔离沟槽SH2的侧壁上，同时，第二多晶硅衬层306可以注入到密封层接触区域228中。以这种方式，可以减少当通过蚀刻下结构230形成第二隔离沟槽SH2时在包括密封层220和支撑层210的下结构230中可能产生的缺陷。此外，可以防止当通过蚀刻下结构230形成第二隔离沟槽SH2时由衬底100中的缺陷可能引起的任何电阻增加。
因此，密封层220可以通过低电阻并通过形成在第二沟道结构CS2中的对接层224和连接到对接层224的子对接层222，向第二隔离沟槽SH2的第二多晶硅衬层306传输电流或从其接收电流。可以通过形成第二隔离沟槽SH2的侧壁轮廓来形成密封层220，可以减少当蚀刻密封层220时例如在衬底100中可能产生的任何缺陷。
通过总结和回顾，非易失性存储器件的集成密度可以增加以满足用户需求，例如优异的性能和低廉的价格。二维(2D)或平面存储器件的集成密度可以由每个单位存储单元所占据的面积来确定。例如，已经考虑了其中垂直地布置单位存储单元的三维(3D)存储器件。
一个或更多个实施例可以提供具有密封层和隔离沟槽的半导体器件，其中，密封层和填充隔离沟槽的多晶硅衬层包含相同的材料。
一个或更多个实施例可以提供具有隔离沟槽和密封层的半导体器件，其中，密封层和填充隔离沟槽的多晶硅衬层包含相同的材料，从而该半导体器件具有改进的可靠性。
一个或更多个实施例可以提供一种制造半导体器件的方法，该半导体器件具有隔离沟槽和密封层，其中，密封层和填充隔离沟槽的多晶硅衬层包含相同的材料，从而该半导体器件具有改进的可靠性。
这里已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅以一般的和描述性的意义使用和解释，而不是出于限制的目的。在一些情况下，如本领域普通技术人员在提交本申请时显而易见的，结合特定实施例描述的特征、特性和/或元件可以单独使用或与结合其它实施例描述的特征、特性和/或元件组合使用，除非另外特别指出。因此，本领域技术人员将理解，可在不脱离如所附权利要求书中所陈述的本发明的精神和范围的情况下进行形式和细节上的各种改变。

Claims (20)

1.一种半导体器件，所述半导体器件包括：
衬底；
下结构，所述下结构包括位于所述衬底上的密封层和位于所述密封层上的支撑层，所述密封层和所述支撑层都包括半导体材料；
模制结构，所述模制结构位于所述下结构上，所述模制结构包括交替地堆叠的层间绝缘膜和导电膜；
沟道孔，所述沟道孔穿透所述模制结构；
沟道结构，所述沟道结构沿着所述沟道孔的侧壁延伸；
隔离沟槽，所述隔离沟槽穿透所述模制结构并延伸到所述下结构中；以及
多晶硅衬层，所述多晶硅衬层沿着所述隔离沟槽的侧壁延伸，所述多晶硅衬层连接到所述下结构并包括所述半导体材料。
2.根据权利要求1所述的半导体器件，所述半导体器件还包括形成为穿透所述沟道结构的一部分的对接层，
其中，所述对接层包括所述多晶硅衬层。
3.根据权利要求1所述的半导体器件，其中，所述衬底包括所述半导体材料。
4.根据权利要求3所述的半导体器件，所述半导体器件还包括位于所述衬底上的外围电路，
其中：
所述下结构和所述模制结构顺序地在所述衬底的第一表面上，并且
所述外围电路位于与所述衬底的所述第一表面相对的所述衬底的第二表面上。
5.根据权利要求4所述的半导体器件，其中，所述隔离沟槽位于绝缘材料中。
6.根据权利要求4所述的半导体器件，其中：
所述衬底包括高浓度掺杂区域，在所述高浓度掺杂区域中所述半导体材料被掺杂到高浓度，并且
所述高浓度掺杂区域的顶表面的一部分与所述多晶硅衬层接触。
7.根据权利要求1所述的半导体器件，其中，所述隔离沟槽中包括子多晶硅衬层，所述子多晶硅衬层包括所述半导体材料。
8.根据权利要求1所述的半导体器件，其中，所述密封层和所述支撑层包括相同的半导体材料。
9.一种半导体器件，所述半导体器件包括：
衬底；
下结构，所述下结构包括位于所述衬底上的密封层和位于所述密封层上的支撑层，所述密封层和所述支撑层均包括半导体材料；
模制结构，所述模制结构位于所述下结构上，所述模制结构包括交替地堆叠的层间绝缘膜和导电膜；
第一隔离沟槽，所述第一隔离沟槽穿透所述模制结构并延伸到所述下结构中；
第二隔离沟槽，所述第二隔离沟槽穿透所述模制结构并接触所述衬底；
第一多晶硅衬层和第二多晶硅衬层，所述第一多晶硅衬层和所述第二多晶硅衬层分别沿着所述第一隔离沟槽的侧壁和所述第二隔离沟槽的侧壁延伸，并且均包括所述半导体材料；
沟道孔，所述沟道孔在所述第一隔离沟槽与所述第二隔离沟槽之间穿透所述模制结构；以及
半导体图案，所述半导体图案沿着所述沟道孔的侧壁延伸，
其中，所述第一多晶硅衬层连接到所述下结构。
10.根据权利要求9所述的半导体器件，其中，所述衬底包括所述半导体材料。
11.根据权利要求10所述的半导体器件，所述半导体器件还包括位于所述衬底上的外围电路，
其中：
所述下结构和所述模制结构顺序地位于所述衬底的第一表面上，并且
所述外围电路位于与所述衬底的所述第一表面相对的所述衬底的第二表面上。
12.根据权利要求11所述的半导体器件，其中，所述第一隔离沟槽和所述第二隔离沟槽均位于绝缘材料中。
13.根据权利要求11所述的半导体器件，其中，
所述衬底包括高浓度掺杂区域，在所述高浓度掺杂区域中所述半导体材料被掺杂到高浓度，并且
所述高浓度掺杂区域的顶表面的一部分与所述第一多晶硅衬层接触。
14.根据权利要求9所述的半导体器件，其中，所述第一隔离沟槽和所述第二隔离沟槽均包括包含所述半导体材料的子多晶硅衬层。
15.一种半导体器件，所述半导体器件包括：
衬底；
下结构，所述下结构包括位于所述衬底上的密封层和位于所述密封层上的支撑层，所述密封层和所述支撑层均包括半导体材料；
模制结构，所述模制结构位于所述下结构上，所述模制结构包括交替地堆叠的层间绝缘膜和导电膜；
第一隔离沟槽，所述第一隔离沟槽穿透所述模制结构；
第二隔离沟槽，所述第二隔离沟槽穿透所述模制结构；
第一多晶硅衬层和第二多晶硅衬层，所述第一多晶硅衬层和所述第二多晶硅衬层分别沿着所述第一隔离沟槽的侧壁和所述第二隔离沟槽的侧壁延伸，并且包括所述半导体材料；
沟道孔，所述沟道孔在所述第一隔离沟槽与所述第二隔离沟槽之间穿透所述模制结构；以及
半导体图案，所述半导体图案沿着所述沟道孔的侧壁延伸，
其中：
所述第一多晶硅衬层的底表面接触所述衬底，并且
所述第二多晶硅衬层的底表面位于所述下结构中。
16.根据权利要求15所述的半导体器件，其中，所述衬底包括所述半导体材料。
17.根据权利要求16所述的半导体器件，所述半导体器件还包括位于所述衬底上的外围电路，
其中：
所述下结构和所述模制结构顺序地位于所述衬底的第一表面上，并且
所述外围电路位于与所述衬底的所述第一表面相对的所述衬底的第二表面上。
18.根据权利要求17所述的半导体器件，其中，所述第一隔离沟槽和所述第二隔离沟槽均位于绝缘材料中。
19.根据权利要求17所述的半导体器件，其中：
所述衬底包括高浓度掺杂区域，在所述高浓度掺杂区域中所述半导体材料被掺杂到高浓度，并且
所述高浓度掺杂区域的顶表面的一部分与所述第二多晶硅衬层接触。
20.根据权利要求15所述的半导体器件，其中，所述第一隔离沟槽和所述第二隔离沟槽中均包括子多晶硅衬层，所述子多晶硅衬层包括所述半导体材料。
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