CN112117202A - 芯片封装结构的制作方法 - Google Patents
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Abstract
本发明提供了一种芯片封装结构的制作方法，通过将多晶粒封装结构划分为若干区域，每一区域包含若干晶粒；在晶粒封装结构上形成包埋外引脚的第二塑封层时，使用具有分隔板的多腔模具对第二塑封层进行固化。多腔模具可以将第二塑封层固化收缩的范围由一整块减少到若干小块，从而液态塑封料固化时收缩应力由于收缩范围减小而成倍减小，多晶粒封装结构的翘曲程度得以减小，进而可以改善外引脚的电连接可靠性问题。
Description
技术领域
本发明涉及芯片封装技术领域，尤其涉及一种芯片封装结构的制作方法。
背景技术
近年来，随着电路集成技术的不断发展，电子产品越来越向小型化、智能化、高性能以及高可靠性方向发展。封装技术不但影响产品的性能，而且还制约产品的小型化。
然而，现有芯片封装生产效率较低、封装结构性能不可靠。
有鉴于此，本发明提供一种新的芯片封装结构的制作方法，以解决上述技术问题。
发明内容
本发明的发明目的是提供一种芯片封装结构的制作方法，提升生产效率、提高封装结构性能可靠性。
为实现上述目的，本发明提供一种芯片封装结构的制作方法，包括：
提供多晶粒封装结构，所述多晶粒封装结构包括第一塑封层以及包埋在所述第一塑封层内的多个晶粒，每一所述晶粒包括正面与背面，所述正面具有电互连结构；所述正面暴露于所述第一塑封层外；
在所述多晶粒封装结构中每一晶粒的正面形成外引脚；
将所述多晶粒封装结构划分为若干区域，每一区域包含若干晶粒；在所述多晶粒封装结构上形成包埋所述外引脚的第二塑封层，所述第二塑封层使用具有分隔板的多腔模具固化，所述分隔板位于相邻区域之间，用于隔断开第二塑封层；
研磨所述第二塑封层直至暴露出所述外引脚，形成多芯片封装结构；
切割所述多芯片封装结构形成多个芯片封装结构。
可选地，所述第二塑封层通过热压贴装的塑封膜形成，贴装的塑封膜在相邻区域之间具有间隔，所述间隔用于容纳所述分隔板。
可选地，所述第二塑封层通过注塑工艺形成。
可选地，每一区域的面积相等。
可选地，每一区域内的晶粒数目相等。
可选地，在所述多晶粒封装结构中每一晶粒的正面形成再布线层，所述外引脚形成在所述再布线层上；或在所述多晶粒封装结构中每一晶粒的正面依次形成再布线层以及扇出线路，所述外引脚形成在所述扇出线路上。
可选地，形成再布线层包括：
在所暴露的每一晶粒的正面以及第一塑封层上形成光刻胶层；
曝光显影所述光刻胶层，去除第一预定区域的光刻胶层，所述第一预定区域对应所述晶粒正面的焊盘，所述焊盘与所述电互连结构电连接；
在所述第一预定区域填充金属层以形成所述再布线层；
灰化去除剩余的光刻胶层。
可选地，在所述再布线层上形成扇出线路包括：
在所述第一塑封层以及再布线层上形成第三塑封层；
去除所述第三塑封层的部分区域形成通孔，所述通孔暴露所述再布线层；
在所述通孔内以及通孔外的第三塑封层上形成光刻胶层；
曝光显影所述光刻胶层保留第二预定区域的光刻胶层；
在所述第二预定区域的互补区域填充金属层以形成所述扇出线路；
灰化去除所述第二预定区域剩余的光刻胶层。
可选地，在所述扇出线路上形成外引脚包括：
在所述扇出线路以及第三塑封层上形成光刻胶层；
曝光显影所述光刻胶层保留第三预定区域的光刻胶；
在所述第三预定区域的互补区域填充金属层以形成所述外引脚；
灰化去除所述第三预定区域剩余的光刻胶层；
在所述第三预定区域以及外引脚上形成所述第二塑封层。
可选地，所述填充金属层采用电镀工艺完成。
可选地，所述光刻胶层为感光膜。
可选地，所述多晶粒封装结构的制作方法包括：
提供多个晶粒以及载板，将所述多个晶粒的正面固定于所述载板，在所述载板上形成包埋所述多个晶粒的第一塑封层，以形成所述多晶粒封装结构；
去除所述载板，暴露每一晶粒的正面。
可选地，多个晶圆切割后形成的晶粒承载在同一载板上形成一个多晶粒封装结构。
可选地，去除所述载板前，减薄所述多晶粒封装结构中的第一塑封层，直至暴露所述多个晶粒的背面。
可选地，形成所述第一塑封层前，在所述晶粒的背面以及晶粒之间的载板表面形成密封层，所述密封层用于防止第一塑封层固化时所述多个晶粒在所述载板上移位。
可选地，所述第一塑封层包括包埋多个晶粒的内表面以及所述内表面相对的外表面，所述多晶粒封装结构包括位于所述第一塑封层外表面的支撑板，所述支撑板在研磨所述第二塑封层直至暴露出所述外引脚步骤后去除。
与现有技术相比，本发明的有益效果在于：
1)在晶粒封装结构上形成包埋外引脚的第二塑封层时，使用具有分隔板的多腔模具对第二塑封层进行固化。好处在于：多腔模具可以将第二塑封层固化收缩的范围由一整块减少到若干小块，从而液态塑封料固化时收缩应力由于收缩范围减小而成倍减小，多晶粒封装结构的翘曲程度得以减小，进而可以改善外引脚的电连接可靠性问题。
2)可选方案中，a)第二塑封层通过热压贴装的塑封膜形成；或b)第二塑封层通过注塑工艺形成。a)方案中贴装的塑封膜在相邻区域之间具有间隔，多腔模具对合在待封装结构上时，分隔板位于该间隔；多腔模具热压各区域的塑封膜，使其融化后形成的液态塑封料限制在本区域固化。b)方案中，高温多腔模具将注入的常温液态塑封料限制在本区域固化。
3)可选方案中，每一区域的面积相等，能使得各区域的第二塑封层的收缩应力大致均等，降低多芯片封装结构翘曲的几率。进一步地，每一区域内的晶粒数目相等，能使得各区域的第二塑封层的收缩应力均等。
4)可选方案中，a)在所述多晶粒封装结构中每一晶粒的正面形成再布线层，所述外引脚形成在所述再布线层上；或b)在所述多晶粒封装结构中每一晶粒的正面依次形成再布线层以及扇出线路，所述外引脚形成在所述扇出线路上。a)与b)方案可实现将晶粒正面焊盘之间的狭小间距扩张至外引脚之间的较大间距。
附图说明
图1是本发明一实施例的芯片封装结构的制作方法的流程图；
图2至图6是图1中的流程对应的中间结构示意图；
图7是本发明另一实施例的芯片封装结构的制作方法的流程图；
图8至图27是图7中的流程对应的中间结构示意图。
为方便理解本发明，以下列出本发明中出现的所有附图标记：
多晶粒封装结构10、20 第一塑封层100、200、200'
晶粒101、201 正面101a、201a
背面101b、201b 外引脚11、21
第二塑封层12、29 芯片封装结构1a、2a
载板4 焊盘2010
密封层202 再布线层22
扇出线路23 光刻胶层24、27、28
第一预定区域A 第三塑封层25
通孔26 第二预定区域B
第三预定区域C 区域Q
塑封膜29' 间隔29a
多腔模具6 上模体61
下模体62 分隔板61a
支撑板5 多芯片封装结构1、2
具体实施方式
图1是本发明一实施例的芯片封装结构的制作方法的流程图。图2至图6是图1中的流程对应的中间结构示意图。
首先，参照图1中的步骤S01与图2所示，提供多晶粒封装结构10，多晶粒封装结构10包括第一塑封层100以及包埋在第一塑封层100内的多个晶粒101，每一晶粒101包括正面101a与背面101b，正面101a具有电互连结构(未图示)；正面101a暴露于第一塑封层100外。
接着，参照图1中的步骤S02与图3所示，在多晶粒封装结构10中每一晶粒101的正面101a形成外引脚11。
之后，参照图1中的步骤S03与图4所示，在多晶粒封装结构10上形成包埋外引脚11的第二塑封层12。
再接着，参照图1中的步骤S04与图5所示，研磨第二塑封层12直至暴露出外引脚11，形成多芯片封装结构1；
参照图1中的步骤S05与图6所示，切割多芯片封装结构1形成多个芯片封装结构1a。
上述实施例中对多个晶粒101同时制作外引脚11以及对外引脚11封装，相对于各个晶粒101分别制作外引脚11以及对外引脚11封装的方案，能提高封装工艺中的生产效率。然而，制作的芯片封装结构1a存在性能可靠性问题。理由在于：
参照图4所示，第二塑封层12形成过程中塑封料固化收缩会导致多晶粒封装结构10翘曲。可以理解的是，一次封装的晶粒101数目越多，多晶粒封装结构10的平面尺寸越大，翘曲问题更严重。这造成：参照图5所示，研磨第二塑封层12暴露外引脚11步骤中，研磨量难以精确控制，存在部分个外引脚11过度研磨，部分个外引脚11上仍覆盖有第二塑封层12。参照图6所示，切割后形成的芯片封装结构1a中，部分个外引脚11上表面不平整，无法与外部电路形成可靠的电连接，部分个外引脚11无法与外接电路电连接。
针对上述问题，本发明另一实施例提出一种改进方案。该改进方案包括：将多晶粒封装结构10划分为若干区域，每一区域包含若干晶粒101；在多晶粒封装结构10上形成包埋外引脚11的第二塑封层12步骤中，使用具有分隔板的多腔模具固化，分隔板位于相邻区域之间，用于隔断开第二塑封层12。分隔板使单腔模具成为多腔模具。相对于单腔模具，多腔模具可以将第二塑封层12固化收缩的范围由一整块减少到若干小块，从而液态塑封料固化时收缩应力由于收缩范围减小而成倍减小，多晶粒封装结构10的翘曲程度得以减小，进而可以改善外引脚11的电连接可靠性问题。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7是本发明另一实施例的芯片封装结构的制作方法的流程图。图8至图27是图7中的流程对应的中间结构示意图。
首先，参照图7中的步骤S1与图8所示，提供多晶粒封装结构20，多晶粒封装结构20包括第一塑封层200以及包埋在第一塑封层200内的多个晶粒201，每一晶粒201包括正面201a与背面201b，正面201a具有电互连结构(未图示)；正面201a暴露于第一塑封层200外。
本步骤S1具体可以包括步骤S11～S12。
图9是多晶粒封装结构的俯视图；图10是沿着图9中的AA直线的剖视图。
步骤S11，参照图10所示，提供多个晶粒201以及载板4，将多个晶粒201的正面201a固定于载板4；在载板4上形成包埋多个晶粒201的第一塑封层200，以形成多晶粒封装结构20。
晶粒201的数目可以为两个、三个、一个晶圆切割后所有晶粒、甚至可以是多个晶圆切割后所有晶粒，本发明并不限定晶粒201的数目。
晶圆在切割前可以减薄厚度，以降低多晶粒封装结构20的厚度。
晶粒201包含多种器件，电互连结构用于与各个器件电连接。具体地，晶粒201的正面201a可以具有焊盘2010，该焊盘2010与电互连结构连接，用于将各个器件的电信号输入/输出。
需要说明的是，多晶粒封装结构20中，各个晶粒201的结构及功能可以相同，也可以不同。
载板4为硬质板件，可以包括玻璃板、陶瓷板、金属板等。
载板4与晶粒201之间可以设置粘结层，以此实现两者之间的固定。具体地，可以在载板4表面涂布一整面粘结层，将多个晶粒201置于该粘结层上。
封装可以采用在各晶粒201之间填充液态塑封料、后经模具高温固化进行。如图10所示，多晶粒封装结构20中的第一塑封层200的厚度较厚。
一个可选方案中，如图11所示，可以在塑封料固化后，减薄多晶粒封装结构20中的第一塑封层200，直至暴露多个晶粒201的背面201b。减薄后的第一塑封层200记为第一塑封层200'。
再一个可选方案中，如图12所示，填充塑封料前，还在晶粒201的背面201b以及晶粒201之间的载板4表面形成密封层202。可以理解的是，一次封装的晶粒201数目越多，多晶粒封装结构20的平面尺寸越大，塑封料固化收缩带动晶粒201产生的移位越大，密封层202固定各个晶粒201在载板4上的位置，可避免上述移位问题。
密封层202可采用聚合物绝缘材料液体或糊状体，可通过喷涂(spraying)、印刷(printing)、涂覆(Coating)等方式形成。
另一个可选方案中，如图13所示，第一塑封层200包括包埋多个晶粒201的内表面以及与内表面相对的外表面，还在第一塑封层200的外表面设置一支撑板5。该支撑板5在后续工艺中，可对形成有第一塑封层200的多晶粒封装结构20进行支撑。
支撑板5为硬质板件，可以包括玻璃板、陶瓷板、金属板等。
以下以图13中的结构为例介绍后续步骤。可以理解，后续步骤对于图11、图12中的结构同样适用。
步骤S12与图8所示，去除载板4，暴露多晶粒封装结构20中每一晶粒201的正面201a。
载板4的去除方式可以为激光剥离等现有去除方式。
之后，参照图7中的步骤S2、以及图14至图20所示，在多晶粒封装结构20中每一晶粒201的正面201a形成外引脚21。
一个可选方案中，先在多晶粒封装结构20中每一晶粒201的正面201a依次形成再布线层22以及扇出线路23，外引脚21形成在扇出线路23上。
为清楚显示再布线层22、扇出线路23以及外引脚21的制作工序，以下以图8中的P区域为例进行介绍。换言之，以两个晶粒201为例，介绍同时制作再布线层22、扇出线路23以及外引脚21的工艺步骤。
一个可选方案中，形成再布线层22的步骤S21包括步骤S210-S213。
步骤S210：参照图14所示，在所暴露的每一晶粒201的正面201a以及第一塑封层200上形成光刻胶层24。
本步骤S210中，一个可选方案中，形成的光刻胶层24可为感光膜。感光膜可以从胶带上撕下，贴敷在每一晶粒201的正面201a以及第一塑封层200上。其它可选方案中，光刻胶层24也可以采用先涂布液体光刻胶，后加热固化。
步骤S211：仍参照图14所示，曝光显影光刻胶层24，去除第一预定区域A的光刻胶层24，第一预定区域A对应晶粒正面201a的焊盘2010，焊盘2010与电互连结构电连接。
需要说明的是，第一预定区域A对应晶粒正面201a的焊盘2010中的对应是指暴露出全部或部分焊盘2010即可，换言之，第一预定区域A的面积可以大于全部或部分焊盘2010的面积。
本步骤S211对光刻胶层24进行了图案化。其它可选方案中，也可以使用其它易去除的牺牲材质代替光刻胶层24。
步骤S212：继续参照图14所示，在第一预定区域A填充金属层以形成再布线层22。
一个可选方案中，本步骤S212采用电镀工艺完成。电镀铜或铝的工艺较为成熟。电镀铜或铝之前，还可以先电镀一层籽晶层(Seed Layer)。其它可选方案中，也可以物理气相沉积或化学气相沉积整面金属层后再去除光刻胶层24上的金属层。
步骤S213：参照图15所示，灰化去除剩余的光刻胶层24。
灰化去除剩余的光刻胶层24，能减小最终芯片封装结构的整体厚度。
需要说明的是，本步骤S21中的再布线层22根据设计需要进行布置，各个晶粒201上的再布线层22的分布可以相同，也可以不同。
在再布线层22上形成扇出线路23的步骤S22可以包括步骤S220-S225。
步骤S220：参照图16所示，在第一塑封层200以及再布线层22上形成第三塑封层25。
一个可选方案中，第三塑封层25可以采用压膜法(ABF)形成。压膜法包括：先在第一塑封层200以及再布线层22上贴装半固态塑封膜；对合热压模具，该半固态塑封膜变为液态塑封料，充分流动后，继续加热该塑封料由液态变为固态第三塑封层25。其它可选方案中，第三塑封层25可以与第一塑封层200的形成工艺相同，即采用注塑工艺形成。
步骤S221：仍参照图16所示，去除第三塑封层25的部分区域形成通孔26，通孔26暴露再布线层22。
通孔26可以采用激光切割法等现有工艺形成。
在具体实施过程中，一个再布线层22上的通孔26可以制作多个，满足晶粒201大电流的需求，也能降低单个导电插塞(由通孔26内填充的金属形成)的自身电阻。
步骤S222：参照图16与图17所示，在通孔26内以及通孔26外的第三塑封层25上形成光刻胶层27。
本步骤S222中，一个可选方案中，形成的光刻胶层27可为感光膜。感光膜可以从胶带上撕下，贴敷在第三塑封层25上。其它可选方案中，光刻胶层27也可以采用先涂布液体光刻胶，后加热固化。
步骤S223：仍参照图17所示，曝光显影光刻胶层27保留第二预定区域B的光刻胶层27。第二预定区域B与待形成扇出线路23的区域互补。
本步骤S223对光刻胶层27进行了图案化。其它可选方案中，也可以使用其它易去除的牺牲材质代替光刻胶层27。
步骤S224：仍参照图17所示，在第二预定区域B的互补区域填充金属层以形成扇出线路23。
一个可选方案中，本步骤S224采用电镀工艺完成。电镀铜或铝的工艺较为成熟。电镀铜或铝之前，还可以先电镀一层籽晶层(Seed Layer)。其它可选方案中，也可以物理气相沉积或化学气相沉积整面金属层后再去除光刻胶层27上的金属层。
步骤S225：参照图18所示，灰化去除第二预定区域B剩余的光刻胶层27。
灰化去除图案化后的光刻胶层27，能减小最终芯片封装结构的整体厚度。
需要说明的是，本步骤S22中的扇出线路23根据设计需要进行布置，各个晶粒201上的扇出线路23的分布可以相同，也可以不同。
之后，在扇出线路23上形成外引脚21。具体地，本步骤S23可以包括步骤S230-S233。
步骤S230：参照图19所示，在扇出线路23以及第三塑封层25上形成光刻胶层28。
本步骤S230中，一个可选方案中，形成的光刻胶层28可为感光膜。感光膜可以从胶带上撕下，贴敷在扇出线路23以及第三塑封层25上。其它可选方案中，光刻胶层28也可以采用先涂布液体光刻胶，后加热固化。
步骤S231：仍参照图19所示，曝光显影光刻胶层28保留第三预定区域C的光刻胶28。第三预定区域C与待形成外引脚21的区域互补。
本步骤S231对光刻胶层28进行了图案化。其它可选方案中，也可以使用其它易去除的牺牲材质代替光刻胶层28。
步骤S232：继续参照图19所示，在第三预定区域C的互补区域填充金属层以形成外引脚21。
一个可选方案中，本步骤S232采用电镀工艺完成。电镀铜或铝的工艺较为成熟。电镀铜或铝之前，还可以先电镀一层籽晶层(Seed Layer)。其它可选方案中，也可以物理气相沉积或化学气相沉积整面金属层后再去除光刻胶层28上的金属层。
步骤S233：参照图20所示，灰化去除第三预定区域C剩余的光刻胶层28。
需要说明的是，扇出线路23以及再布线层22实现了将晶粒正面焊盘2010之间的狭小间距扩张至外引脚21之间的较大间距。在具体实施过程中，也可以省略扇出线路23的制作步骤S22，直接在再布线层22上制作外引脚21；或省略再布线层22的制作步骤S21，以及省略扇出线路23的制作步骤S22，直接在晶粒正面201a的焊盘2010上制作外引脚21。
接着，参照图7中的步骤S3、以及图21所示，将多晶粒封装结构20划分为若干区域Q，每一区域Q包含若干晶粒201；参照图22至图25所示，在多晶粒封装结构20上形成包埋外引脚21的第二塑封层29，第二塑封层29使用具有分隔板61a的多腔模具6固化，分隔板61a位于相邻区域Q之间，用于隔断开第二塑封层29。
图21中，将多晶粒封装结构20划分为四个区域Q，其它可选方案中，也可以划分为其它数目的区域Q。
参照图21所示，每一区域Q的面积优选相等，以确保各区域Q的第二塑封层29在固化时的收缩程度均等，避免造成多芯片封装结构出现翘曲。进一步地，每一区域Q的晶粒201数目也优选相等，具体数目可以为一个，也可以为多个。可以理解的是，每一区域Q的晶粒201数目越多，封装效率越高，但第二塑封层29固化时收缩应力累加越多，出现翘曲几率越大。
图22是贴装有塑封膜的多晶粒封装结构的俯视图；图23是沿着图22中的BB直线的剖视图。图24是多腔模具的结构示意图。图25是图23中的塑封膜固化时的结构示意图。
参照图24所示，多腔模具6包括上模体61与下模体62，上模体61与下模体62对合后形成模具腔。上模体61具有分隔板61a。分隔板61a使单腔模具成为多腔模具6。分隔板61a的高度小于上模体61的侧壁高度。
一个可选方案中，参照图22与图23所示，本步骤S3在每一区域Q贴装塑封膜29'，贴装的塑封膜29'在相邻区域Q之间具有间隔29a。之后参见图25所示，将贴装有塑封膜29'的多晶粒封装结构20置于下模体62上，对合高温上模体61，分隔板61a位于间隔29a内，也即位于相邻区域Q之间；上模体61热压塑封膜29'时，该半固态塑封膜29'变为液态塑封料，流动后，继续加热该塑封料由液态变为固态第二塑封层29；去除多腔模具6。换言之，多腔模具6将各区域Q的塑封膜29'融化后形成的液态塑封料限制在本区域Q固化。
可以看出，多腔模具6中，相邻分隔板61a、以及分隔板61a与上模体61的侧壁形成的总腔室数目与多晶粒封装结构20划分的区域Q数目相等，每一个腔室对应一个区域Q。
另一个可选方案中，本步骤S3形成的第二塑封层29采用注塑工艺形成。具体地，仍参照图25所示，先将多晶粒封装结构20置于下模体62上，对合高温上模体61，分隔板61a位于相邻区域Q之间；向高温模具腔内注入常温液态塑封料；常温液态塑封料流动同时由于受热由液态变为固态第二塑封层29。
多腔模具6能隔断开液态塑封料，使其固化过程中的收缩应力不会大幅累加。本发明进行了验证实验，第二塑封层29采用一整块塑封完后，多晶粒封装结构20的翘曲值为6mm～8mm，采用四个区域塑封完后，翘曲值可以减小到1mm以下。
分隔板61a的材质与上模体61的材质可以相同，也可以选择热膨胀系数相同或接近的材质。
第二塑封层29相对于空气间隙，能提高相邻外引脚21、以及扇出线路23之间的电绝缘性能。
再接着，参照图7中的步骤S4、以及图26所示，研磨第二塑封层29直至暴露出外引脚21，形成多芯片封装结构2。
第二塑封层29可采用机械研磨，例如采用砂轮研磨。
可以理解的是，步骤S3形成第二塑封层29步骤中，由于隔断开液态塑封料，液态塑封料固化时的收缩范围由一整块减少到若干小块，从而收缩应力由于收缩范围减小而成倍减小，多晶粒封装结构20的翘曲程度得以减小。多晶粒封装结构20无翘曲问题；研磨第二塑封层29暴露出外引脚21过程中，研磨量可精准控制，外引脚21电连接性能可靠。
一个可选方案中，暴露出外引脚21后，还可以在外引脚21上镀锡层；或在外引脚21上形成焊球，用于芯片封装结构2a(参见图27所示)的倒装。
本步骤中，在外引脚21暴露出第二塑封层29后，去除支撑板5。
支撑板5的去除方式可以为激光剥离等现有去除方式。
之后，参照图7中的步骤S5以及图26、图27所示，切割多芯片封装结构2形成多个芯片封装结构2a。
参照图26所示，本步骤切割过程中，沿相邻芯片之间的切割道切割。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种芯片封装结构的制作方法，其特征在于，包括：
提供多晶粒封装结构，所述多晶粒封装结构包括第一塑封层以及包埋在所述第一塑封层内的多个晶粒，每一所述晶粒包括正面与背面，所述正面具有电互连结构；所述正面暴露于所述第一塑封层外；
在所述多晶粒封装结构中每一晶粒的正面形成外引脚；
将所述多晶粒封装结构划分为若干区域，每一区域包含若干晶粒；在所述多晶粒封装结构上形成包埋所述外引脚的第二塑封层，所述第二塑封层使用具有分隔板的多腔模具固化，所述分隔板位于相邻区域之间，用于隔断开第二塑封层；
研磨所述第二塑封层直至暴露出所述外引脚，形成多芯片封装结构；
切割所述多芯片封装结构形成多个芯片封装结构。
2.根据权利要求1所述的芯片封装结构的制作方法，其特征在于，所述第二塑封层通过热压贴装的塑封膜形成，贴装的塑封膜在相邻区域之间具有间隔，所述间隔用于容纳所述分隔板。
3.根据权利要求1所述的芯片封装结构的制作方法，其特征在于，所述第二塑封层通过注塑工艺形成。
4.根据权利要求1所述的芯片封装结构的制作方法，其特征在于，每一区域的面积相等。
5.根据权利要求4所述的芯片封装结构的制作方法，其特征在于，每一区域内的晶粒数目相等。
6.根据权利要求1所述的芯片封装结构的制作方法，其特征在于，在所述多晶粒封装结构中每一晶粒的正面形成再布线层，所述外引脚形成在所述再布线层上；或在所述多晶粒封装结构中每一晶粒的正面依次形成再布线层以及扇出线路，所述外引脚形成在所述扇出线路上。
7.根据权利要求1所述的芯片封装结构的制作方法，其特征在于，形成再布线层包括：
在所暴露的每一晶粒的正面以及第一塑封层上形成光刻胶层；
曝光显影所述光刻胶层，去除第一预定区域的光刻胶层，所述第一预定区域对应所述晶粒正面的焊盘，所述焊盘与所述电互连结构电连接；
在所述第一预定区域填充金属层以形成所述再布线层；
灰化去除剩余的光刻胶层。
8.根据权利要求7所述的芯片封装结构的制作方法，其特征在于，在所述再布线层上形成扇出线路包括：
在所述第一塑封层以及再布线层上形成第三塑封层；
去除所述第三塑封层的部分区域形成通孔，所述通孔暴露所述再布线层；
在所述通孔内以及通孔外的第三塑封层上形成光刻胶层；
曝光显影所述光刻胶层保留第二预定区域的光刻胶层；
在所述第二预定区域的互补区域填充金属层以形成所述扇出线路；
灰化去除所述第二预定区域剩余的光刻胶层。
9.根据权利要求8所述的芯片封装结构的制作方法，其特征在于，在所述扇出线路上形成外引脚包括：
在所述扇出线路以及第三塑封层上形成光刻胶层；
曝光显影所述光刻胶层保留第三预定区域的光刻胶；
在所述第三预定区域的互补区域填充金属层以形成所述外引脚；
灰化去除所述第三预定区域剩余的光刻胶层；
在所述第三预定区域以及外引脚上形成所述第二塑封层。
10.根据权利要求7、8或9所述的芯片封装结构的制作方法，其特征在于，所述填充金属层采用电镀工艺完成。
11.根据权利要求7、8或9所述的芯片封装结构的制作方法，其特征在于，所述光刻胶层为感光膜。
12.根据权利要求1所述的芯片封装结构的制作方法，其特征在于，所述多晶粒封装结构的制作方法包括：
提供多个晶粒以及载板，将所述多个晶粒的正面固定于所述载板，在所述载板上形成包埋所述多个晶粒的第一塑封层，以形成所述多晶粒封装结构；
去除所述载板，暴露每一晶粒的正面。
13.根据权利要求12所述的芯片封装结构的制作方法，其特征在于，多个晶圆切割后形成的晶粒承载在同一载板上形成一个多晶粒封装结构。
14.根据权利要求12或13所述的芯片封装结构的制作方法，其特征在于，去除所述载板前，减薄所述多晶粒封装结构中的第一塑封层，直至暴露所述多个晶粒的背面。
15.根据权利要求1所述的芯片封装结构的制作方法，其特征在于，形成所述第一塑封层前，在所述晶粒的背面以及晶粒之间的载板表面形成密封层，所述密封层用于防止第一塑封层固化时所述多个晶粒在所述载板上移位。
16.根据权利要求1所述的芯片封装结构的制作方法，其特征在于，所述第一塑封层包括包埋多个晶粒的内表面以及所述内表面相对的外表面，所述多晶粒封装结构包括位于所述第一塑封层外表面的支撑板，所述支撑板在研磨所述第二塑封层直至暴露出所述外引脚步骤后去除。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023078006A1 (zh) * | 2021-11-05 | 2023-05-11 | 寒武纪(西安)集成电路有限公司 | 加速器结构、生成加速器结构的方法及其设备 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070206288A1 (en) * | 2006-03-01 | 2007-09-06 | International Business Machines Corporation | Hybrid optical/electronic structures fabricated by a common molding process |
| TWM362508U (en) * | 2009-01-08 | 2009-08-01 | Meicer Semiconductor Inc | Array chip module and packaging mold thereof |
| CN105185717A (zh) * | 2015-08-12 | 2015-12-23 | 中芯长电半导体（江阴）有限公司 | 晶圆级芯片封装方法 |
| CN108172551A (zh) * | 2016-11-29 | 2018-06-15 | Pep创新私人有限公司 | 芯片封装方法及封装结构 |
| CN108231606A (zh) * | 2016-11-29 | 2018-06-29 | Pep创新私人有限公司 | 芯片封装方法及封装结构 |
| CN108695172A (zh) * | 2018-07-13 | 2018-10-23 | 江苏长电科技股份有限公司 | 单体双金属板封装结构及其封装方法 |
-
2019
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070206288A1 (en) * | 2006-03-01 | 2007-09-06 | International Business Machines Corporation | Hybrid optical/electronic structures fabricated by a common molding process |
| TWM362508U (en) * | 2009-01-08 | 2009-08-01 | Meicer Semiconductor Inc | Array chip module and packaging mold thereof |
| CN105185717A (zh) * | 2015-08-12 | 2015-12-23 | 中芯长电半导体（江阴）有限公司 | 晶圆级芯片封装方法 |
| CN108172551A (zh) * | 2016-11-29 | 2018-06-15 | Pep创新私人有限公司 | 芯片封装方法及封装结构 |
| CN108231606A (zh) * | 2016-11-29 | 2018-06-29 | Pep创新私人有限公司 | 芯片封装方法及封装结构 |
| CN108695172A (zh) * | 2018-07-13 | 2018-10-23 | 江苏长电科技股份有限公司 | 单体双金属板封装结构及其封装方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023078006A1 (zh) * | 2021-11-05 | 2023-05-11 | 寒武纪(西安)集成电路有限公司 | 加速器结构、生成加速器结构的方法及其设备 |
Also Published As
| Publication number | Publication date |
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