JP2020517107A - レジストビアを有するファンアウトウエハレベルパッケージ - Google Patents

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Abstract

レジストビアを有するファンアウトウエハレベルパッケージが提供される。一実施態様では、例示的なウエハレベルプロセス又はパネル製造プロセスは、ダイをキャリアに接着することと、ダイ及びキャリア上に仮レジスト層を塗布することと、レジスト層を現像してチャネル又は空間を形成することと、チャネル又は空間を成形材料で充填することと、残りのレジストを除去して成形材料内にビアを形成することと、成形材料内のビアを金属化してマイクロエレクトロニクスパッケージのための導電ビアを提供することと、を含む。本方法は、良好なビア及びパッドのアライメントを自動的に作る。別の実施態様では、例示的なプロセスは、ダイをキャリアに接着することと、ダイ及びキャリア上に永久レジスト層を塗布することと、レジスト層を現像してレジスト層内にビアを形成することと、永久レジスト層の残りのレジスト内のビアを金属化してマイクロエレクトロニクスパッケージのための導電ビアを提供することと、を含む。組立品は、半導体ダイが上向き又は下向きの状態で構成することができる。１つ以上の再配線層（ＲＤＬ）は、レジストビアを有する組立品の片側又は両側に構築されてもよい。

Description

［関連出願］
本特許出願は、２０１７年４月１３日出願のＨａｂａらに対する米国仮特許出願第６２／４８４，９７４号の優先権の利益を主張し、その全体が参照により本明細書に組み込まれる。
従来のウエハレベルパッケージでは、入出力端子は、チップ表面エリア上に位置し、可能な入出力接続の数を制限する。ファンアウトウエハレベルパッケージ（Fan-out wafer level package、ＦＯＷＬＰ）は、標準的なウエハレベルパッケージ（wafer-level package、ＷＬＰ）と比較して、より大きい入出力接続を有するより小さいパッケージ設置面積を慣例的に有し、それによって、より高い集積レベル及びより多くの外部電気接点を提供する。
従来のファンアウトウエハレベルパッケージは、付加的な入出力ポイントのために各ダイ間に割り当てられた空間を有する、低コストのエポキシ成形型化合物（epoxy mold compound、ＥＭＣ）内に、各個々のダイを埋め込んでいる。次いで、再配線層（redistribution layer、ＲＤＬ）を、物理的蒸着（physical vapor deposition、ＰＶＤ）シーディング、電気めっき、及びパターニングを用いて入出力接続を「ファンアウト」するように形成されて、ダイ上の入出力接続をエポキシ成形型化合物の周囲に経路を切り替える。
これらの従来のファンアウトウエハレベルパッケージは、バンプダイ（例えば、はんだボール）、及び穿設、めっき、エッチング、又は予備成形されたパッケージオンパッケージビアを必要とする。ファンアウトパッケージは、ダイシフトに起因してダイパッドとビアとの間の良好なアライメントを要求し、良好なアライメントを達成することが、コストを増大させる可能性がある。
レジストビアを有するファンアウトウエハレベルパッケージが、提供される。一実施態様では、例示的なウエハレベルプロセス又はパネル製造プロセスは、ダイをキャリアに接着することと、ダイ及びキャリア上に仮レジスト層を塗布することと、レジスト層を現像してチャネル又は空間を形成することと、チャネル又は空間を成形材料で充填することと、残りのレジストを除去して成形材料内にビアを形成することと、成形材料内のビアを金属化してマイクロエレクトロニクスパッケージのための導電ビアを提供することと、を含む。本方法は、良好なビア及びパッドのアライメントを自動的に作る。別の実施態様では、例示的なプロセスは、ダイをキャリアに接着することと、ダイ及びキャリア上に永久レジスト層を塗布することと、レジスト層を現像してレジスト層内にビアを形成することと、永久レジスト層の残りのレジスト内のビアを金属化してマイクロエレクトロニクスパッケージのための導電ビアを提供することと、を含む。組立品は、半導体ダイを上向き又は下向きに構成することができる。１つ以上の再配線層（ＲＤＬ）は、レジストビアを有する組立品の片側又は両側に構築されてもよい。
この概要は、特許請求される主題の重要な又は必須の特徴を特定することを意図するものではなく、特許請求される主題の範囲を限定する助けとして使用されることを意図するものでもない。
以下、本開示の特定の実施形態を添付の図面を参照して説明するが、同様の参照番号は同様の要素を意味する。しかしながら、添付の図面は、本明細書に記載される様々な実施態様を示し、本明細書に記載される様々な技術の範囲を限定することを意味するものではないということを理解されたい。
成形型を形作るために、光画像形成可能なレジストなどの仮レジストを使用して、例示的なウエハレベルパッケージにおいてビアを作製するための例示的なプロセス図である。 ビアのための永久レジストを使用して、例示的なウエハレベルパッケージにおいてビアを作製するための例示的なプロセス図である。 マイクロエレクトロニクスパッケージ内の誘電充填剤特性のバランスを取るための接着剤の厚さ及び密度の選択を示す、例示的なマイクロエレクトロニクスパッケージの図である。 仮レジストを使用して、ダイを上向きにした例示的なマイクロエレクトロニクスパッケージにおいてビアを作製するための例示的なプロセス図である。 レジストビアを金属化又は充填するための、異なる例示的な技術を示す図である。 本明細書に記載される例示的プロセスによって作られた、ファンアウトウエハレベルパッケージのための様々な例示的な選択肢及び特徴の図である。 永久レジストを使用して、ダイを上向きにした例示的なマイクロエレクトロニクスパッケージにおいてビアを作製するための例示的なプロセス図である。 仮レジストを使用して、ダイを下向きにした例示的なマイクロエレクトロニクスパッケージにおいてビアを作製するための例示的なプロセス図である。 永久レジストを使用して、ダイを下向きにした例示的なマイクロエレクトロニクスパッケージにおいてビアを作製するための例示的なプロセス図である。 成形型を形作るために使用される仮レジスト及びパッケージ内に永久ビアを形成するために使用される成形型を有する電子機器パッケージを作製する例示的な方法のフロー図である。 マイクロエレクトロニクスパッケージ内のビアに使用される永久レジストを有するマイクロエレクトロニクスパッケージを作製する例示的な方法のフロー図である。
本開示は、レジストビアを有する例示的なファンアウトウエハレベルパッケージ（ＦＯＷＬＰ）を説明する。例示的なプロセスは、フォトレジストなどのレジスト層を使用して、コンタクトビア及びパッケージオンパッケージ（ＰＯＰ）ビアを同時に作製し、アライメントを改善し、コストを最小限に抑えながら、ＰＯＰビアと同時にダイのバンピングを統合し、又はバンピングを完全に無くす。
例示的なプロセスは、ウエハレベルパッケージに使用することができるが、大きなパネルプロセスとして使用することもできる。
一実施態様では、ダイがキャリアに接合された後、レジストの仮設層が塗布され、成形材料のテンプレートを提供するためにパターン化される。成形材料が仮レジストの周囲に追加、かつ成形される。次いで、レジストが成形材料内のビアチャネルを残して除去され、成形材料の表面が金属化されて、全て同じプロセス工程において、コンタクトビア、パッケージオンパッケージビア、及びダイパッドを直接形成する。これらのビアは、レーザーを当てられたビアとは対照的に平滑であり得る。ビアの金属化は、ＰＯＰビア及びパッドビアの両方を同時に、かつ共形にめっきすることによって達成することができる。このように、コンタクトビア及びパッケージオンパッケージビアは、共に作製される。パッケージオンパッケージ（ＰＯＰ）ビア及びダイパッドビアを露出させるために、１つのリソグラフィパスのみを取り、それによって優れたレジストレーションを提供することができる。
別の実施態様では、ダイがキャリアに接合された後、レジストの永久層が塗布及びパターン化され、次いで、パターン化されたレジスト自体の表面が金属化されて、全て同じプロセス工程でコンタクトビア、パッケージオンパッケージビア、及びダイパッドを形成する。この実施態様では、成形材料の代わりに永久レジストが使用される。
例示的なプロセスは、キャリア上でダイが上向きか、又はダイが下向きの状態で使用することができる。
これらの例示的プロセスのための例示的なキャリアは、支持層及び銅などの導体層を含む、２つの層を有してもよい。ダイは、キャリアの銅側に取り付けることができ、次いで、上記のレジストプロセス及び金属化工程が達成された後、支持層を後に除去することができる。残りの銅層は、既に取り付けられ、パターニング後に完全に位置合わせされた再配線層（ＲＤＬ）となることができる。例えば、アルミニウム／銅基材（例えば、それぞれ１５０μｍ／１８μｍの厚さのＡｌ／Ｃｕ）をキャリアとして使用することができ、アルミニウムは、余分なコスト又は労力なしに、残りの銅層をＲＤＬ後側層として残すために、最終的に溶解される。キャリアの一部は、ＲＤＬ層のままで保持することができる。
一実施態様では、ダイは、最初からキャリアに永久的に接合され、仮の接着剤を必要とし、ある時点でキャリアからダイの剥離を必要とするキャリアを取り扱う必要性が無くなる。ダイを設置し、硬化させ、それによってキャリアに定位置で固定することができ、成形中の望ましくない移動の可能性を無くす。
例示的なパッケージオンパッケージプロセスのための接着剤は、選択的密度などの特性を有するように選択することができ、均質な密度及びバランスを有する平衡パッケージ又はパッケージオンパッケージ組立品を提供する。一実施態様では、平衡構造は、例えば、接着剤が厚くされ、接着剤の物理的特性が上側の均衡を保つように選択されるとき、達成することができる。
例示的なプロセスは、ビア及びダイパッドの優れたアライメントを提供しながら、コストを最小限に抑え、ダイのバンピングの必要性を無くすことができる。場合によっては、ダイをバンピングする必要はないが（通常、４０〜５０μｍのＣｕバンピング）、成形材料は依然として信頼性のためにダイを被覆する。
上記で紹介された手順はまた、非常に薄いファンアウトウエハレベルパッケージ（ＦＯＷＬＰ）を提供することもできる。
一実施態様では、例示的なプロセスは、いくつかの状況において、上面を研磨する必要性を無くす、上面の同一平面上の側面を提供する。
［例示的なプロセスおよび構造］
図１は、組立品の例示的なプロセス中の１つ以上のファンアウト導体層１２４を有する例示的なウエハレベルパッケージ１００を示す。図は図式的なものであり、構成要素は、実物大又は互いに相対的なスケールでは示されていないが、説明のために様式化されている。初めの工程では、アルミニウムに結合された銅などの金属（複数可）などからなり得る、又は別の剛性材料からなり得るキャリア１０２が提供される。アルミニウムは、例えば、キャリア１０２の支持層を提供することができ、一方で銅は、キャリア１０２の導電層を提供することができる。ダイ１０４は、キャリア１０２に恒久的に接着される。ダイ１０４は、単一列のダイとして、パッケージングされたダイとして、積層されたダイとして、並列ダイとして、又は再配線層（ＲＤＬ）を有するダイとして、キャリア１０２に取り付けられてもよい。光画像形成可能なレジスト１０６などの仮レジスト１０６が、ダイ１０４上及びキャリア１０２上に塗布され、仮レジスト１０６は、例えば、フォトリソグラフィによって現像される。成形材料１０８は、パッケージの上部にわたって塗布される。成形材料１０８の上面及び仮フォトレジスト１０６の上面を含む上面１１０は、平坦化１１２されてもよい。次いで、仮フォトレジスト１０６を除去し、パッケージオンパッケージ（package-on-package、ＰＯＰ）貫通ビアを提供するのに好適な成形材料１０８を通して、ダイ１０４の上部のビア１１４及びビア１１６を残す。このパターン化された成形材料１０８は、導電ビア１２０及びパッド１２２を形成するために金属化１１８される。１つ以上のＲＤＬ層１２４が、隙間内に誘電体１２６又は他の充填材を用いて上部に形成されてもよい。アルミニウム層１２８などのキャリア１０２の支持層は、除去され得、キャリア１０２と共に使用されるとき、キャリア１０２の銅層１３０は、例えば、後側ＲＤＬ層１３２として残り得る。
図２は、組立品の例示的なプロセスにおける１つ以上のファンアウト導体層を有する例示的なウエハレベルパッケージ２００を示す。初めの工程では、キャリア１０２が提供され、これはアルミニウムに結合された銅などの金属（複数可）などからなり得、又は別の剛性材料からなり得る。アルミニウムは、例えば、キャリア１０２の支持層を提供することができ、一方で銅は、キャリア１０２の導電層を提供することができる。ダイ１０４は、キャリア１０２に恒久的に接着される。ダイ１０４は、単一のダイとして、又はパッケージングされたダイ、積層されたダイ、並列ダイとして、若しくは既に取り付けられた再配線層（ＲＤＬ）を有するダイとして、キャリア１０２に取り付けられてもよい。光画像形成可能なレジスト２０２などの永久レジスト２０２は、ダイ１０４上及びキャリア１０２上に塗布される。永久レジスト２０２は、フォトリソグラフィによって現像され、例えば、ダイ１０４の導電パッド上にコンタクトビア２０４を残し、また、永久レジスト材料２０２を通して垂直ビア２０６を残す。代替的に、ビア２０４及び２０６は、ビア２０４及び２０６を形成するために、レジスト２０２を現像する代わりに、又はそれに加えて、永久レジスト２０２内に穿設されるか、別様に、形成されるか若しくは設置されてもよい。垂直ビア２０６は、パッケージオンパッケージ（ＰＯＰ）貫通ビアとして使用するのに好適である。上記の図１の実施態様とは対照的に、図２の実施態様では、フォトレジスト材料２０２は、永久的に定位置に残り、図１の実施態様における成形材料１０８に取って代わる。次いで、この現像されたレジスト１０６を金属化２０８して、導電ビア２１０及び２１２を形成する。１つ以上のＲＤＬ層２１４は、隙間内に誘電体２１６又は他の充填材を用いて上部に形成されてもよい。キャリア１０２の支持層２１８は、除去され得、キャリア１０２と共に使用されるとき、キャリア１０２の銅層２２０は、後側ＲＤＬ層２２２の基礎として残留し得る。
図３は、ダイ１０４が接着剤３０２を用いてキャリア１０２に取り付けられる例示的なウエハレベルパッケージ３００を示す。キャリアの支持層２１８は除去されている。図３は、ダイ１０４をキャリア１０２の残りの導電層２２０に結合する接着剤３０２の場所を示し、またダイ１０４の上方の空間内の誘電体３０４又は他の充填剤も示す。接着剤３０２及び誘電体３０４は、例示的な充填剤として、密度などの物理的特性の類似性のために、パッケージ若しくは組立品の均衡を保つために選択されてもよく、又は相補的な物理的特性を有するために選択されてもよい。これにより、形成された様々なビアの壁としてパッケージ３００内に恒久的に残る、レジスト１０６又は成形型１０８（図示せず）の物理的特性を考慮して、接着剤３０２及び／又は誘電充填材３０４が、パッケージ３００の動きを判定することを可能にする。ダイ１０４をキャリア１０２に結合する接着剤３０２の厚さ及び密度は、誘電充填剤３０４の厚さ及び密度のために均衡を保ち、若しくは相殺するように、レジスト１０６と誘電充填材３０４との組み合わせ、又は成形材料１０８（図示せず）と誘電充填材３０４との組み合わせの均衡を保ち若しくは相殺するように選択されてもよい。一般に、ダイ１０４の上方の材料及びダイ１０４の下方に使用される材料の物理的特性は、互いに均衡を保つように選択されてもよい。
図４は、ダイ１０４が上向き（パッド４１２が上向き）で、製造に仮レジスト１０６を使用して、ファンアウトウエハレベルパッケージ４０２（図４の最終工程で示される）を製造する例示的な組立プロセス４００を示す。例示的なパッケージ４０２の製造は、ダイ１０４をキャリア４０４上の金属シート又はＲＤＬに取り付けることから始まる。ダイ１０４は、単一のダイであってもよく、又はパッド４１２が上向きになる、パッケージングされたダイ、積層ダイ、並列ダイであってもよい。４０６において、光画像形成可能なレジスト１０６などの仮レジスト１０６は、ダイ１０４上及びキャリア４０４上部に塗布される。４０８において、仮レジストは、例えば、フォトリソグラフィによって現像４０９される。４１０において、この技術は、仮レジスト１０６の代わりにプロセス４００において後に具体化される、ダイパッド４１２と（将来の）導体ポスト４１４との間のアライメントを自動的に確立する。４１６において、成形材料１０８は、成形材料１０８の上面及び仮フォトレジスト１０６の上面を含む、パッケージの上面に塗布される。上面は、平坦化１１２されてもよい。４１８において、仮フォトレジスト１０６は、次いで、剥離されるか、又は別様に除去され、パッケージオンパッケージのバンピングと同時に、より高いレベルで後に金属化及び後にバンプされるのに好適な、ダイ１０４及びそのパッド４１２の上部のビア１１４を有し、並びにダイ１０４の上部のビア１１４と同時にバンプされ得るパッケージオンパッケージ（ＰＯＰ）貫通ビアに好適な、成形材料１０８を通じてより長い垂直ビア１１６を有するパターン化された成形材料１０８を残す。４２０において、このパターン化された成形材料１０８は、導体１１８でめっき又は金属化されて、導電ビア１２０及びパッドを形成する。４２２において、成形材料１０８の上部でめっき、蒸着、又は別様に金属化された導体１１８を、回路及び／又はＲＤＬにパターン化４２４することができる。１つ以上の付加的なＲＤＬ層１２４は、ファンアウト導電トレースを提供するために上部に形成されてもよく、誘電体１２６又は他の充填材が空隙を占有し、ＲＤＬ１２４を支持する。キャリア４０４の支持構成要素を除去して、導電層４２６を残してもよい。４２８において、１つ以上の後側ＲＤＬ層１３２もまた、追加され得る。
図５は、ビア１１４及び１１６を充填する様々な技術を示す。ビア１１４及び１１６は、例えば、仮フォトレジスト１０６が除去された後に、パターン化された成形材料１０８を所定の位置に残す、図４のプロセス４００において形成されてもよい。第１のプロセス５００は、シーディング、めっき、蒸着、又は他の金属化技術を通して、ビア１１４及びビア１１６を、金属５０２で完全に充填する。ビア１１４及び１１６が金属５０２で充填された後、１つ以上のＲＤＬ層１２４が、パッケージの上面上に形成され得る。誘電材料１２６又は他の非導電性充填剤は、パッドの上部、ポストの周囲、及びパッケージの上部に構築された１つ以上のＲＤＬ１２４の下で使用されてもよい。
第２のプロセス５０４は、ビア１１４及び１１６内に金属層５０６をめっき又は蒸着させる。金属層５０６は、上記のプロセス５００において蒸着された完全な金属化５０２よりも薄い。蒸着金属層５０６の上面は、パターン化された金属層５０８又はＲＤＬに任意選択的にエッチングされてもよい。次いで、１つ以上の付加的なＲＤＬ層１２４は、ビア１１４及び１１６が金属でライニング又は充填された後に、パッケージの上面上に構築されてもよい。誘電体１２６又は他の充填剤を、パターン化された５０８又はパターン化されていない金属層５０６の上部の空間を充填するため、及び存在する場合には、１つ以上のＲＤＬ１２４を支持するために使用されてもよい。
第３のプロセス５１０は、パターン化された成形材料１０８内のビア１１４及び１１６に、より厚い金属層５１２を蒸着又はめっきする。より厚い金属層５１２は、一部のビア１１４を充填することができ、一方で、より長い垂直ビア１１６内にいくらかの空白５１４を完全に残すことができる。より厚い金属層５１２は、パターン化５１６されてもよく、１つ以上のＲＤＬ層１２４がパターン化された厚い金属層５１６の上部に、ビア１１６内の以前の空白５１４を占有し、１つ以上のＲＤＬ層１２４を支持する、誘電体１２６又は他の非導電性充填材で構築されてもよい。
図６は、本明細書に記載されるプロセスによって作成することができる、オプションとして利用可能な特徴の一部、例えばファンアウトウエハレベルパッケージ（ＦＯＷＬＰ）を要約する。まず、６００において、マイクロエレクトロニクスパッケージは、仮レジスト１０６が除去された後に、成形１０８の層内にビアを有してもよく、又は余分な成形が必要ではない、レジスト２０２の永久層内にビアを有してもよい。マイクロエレクトロニクスパッケージは、ファンアウトトレースを有するウエハレベルプロセスで製造されてもよく、又はパネル製造プロセス６０２で製造されてもよい。ダイ１０４は、キャリア１０２上で上向き又は下向き６０４のいずれかで設置されてもよい。信頼性のために、パッケージは、銅バンプダイ１０４を使用することができ、厚い誘電体１２６が追加６０６されてもよい。ビア１１４及び１１６はまた、穿設され、次いでめっきされ、又は予備形成及びめっきされ、エッチングレジスト以外の他の方法６０８で形成されてもよい。成形材料１０８は、成形工程に使用されてもよく、一実施態様６１０では、成形材料は積層誘電体１２６であってもよい。第１のＲＤＬ１２４は、成形工程６１２の前又は後に構築され得る。必要に応じて、第２及び後続のＲＤＬ１３２を追加してもよい。
図７は、ダイ１０４が上向きであり、製造に永久レジスト２０２を使用して、ファンアウトウエハレベルパッケージを製造する例示的な組立プロセス７００を示す。例示的なパッケージ７０２（最終工程で示される）の製造は、ダイ１０４をキャリア７０４上の金属シート又はＲＤＬに上向きに取り付けることで始まる。ダイ１０４は、単一のダイであってもよく、パッケージングされたダイ、積層ダイ、並列ダイ、又は１つ以上の再配線層（ＲＤＬ）を有するダイであってもよい。７０６において、光画像形成可能なレジスト２０２などの永久レジスト２０２は、ダイ１０４上及びキャリア７０４上に塗布される。７０８において、永久レジスト２０２は、例えば、フォトリソグラフィによって現像７０９されて、ダイ１０４の上部にビア１１４、及びダイ１０４が存在しない箇所で永久レジスト２０２を通して垂直ビア１１６を形成する。７１０において、現像された永久レジスト２０２は、除去され、パッケージオンパッケージ（ＰＯＰ）貫通ビアになるのに好適な成形材料１０８を通して、ダイ１０４の上部に開放ビア１１４、及びより長い開放垂直ビア１１６を残す。ダイの上部のビア１１４は、プロセスにおいて後に導電ポストになることができる。７１２において、パターン化された永久レジスト２０２は、導電ビア１１４及び１１６、及び一実施態様ではＲＤＬ層を形成するために、めっき又は金属化７１４される。７１６において、１つ以上の追加のＲＤＬ層７１８及び７２０が、ファンアウト導電トレースを提供するために、又は後続のＲＤＬを追加するために、上部に形成されてもよく、誘電体１２６又は他の充填材が空隙を占有し、ＲＤＬ７２０を支持する。キャリア７０４の支持構成要素を除去して、導電層７２２を残すことができる。７２４において、１つ以上の後側ＲＤＬ層１３２がまた、追加されてもよい。
図８は、ダイ１０４が下向きであり、製造に仮レジスト１０６を使用して、ファンアウトウエハレベルパッケージを製造する例示的な組立プロセス８００を示す。例示的なパッケージ８０２又は８０２’（図８の最終工程で示される）の製造は、ダイ１０４をキャリア８０４上の金属シート又はＲＤＬに下向きに取り付けることで始まる。下向きとは、ダイ１０４がキャリア８０４に接着されたとき、ダイ１０４の片面電気接点がキャリア８０４に面することを意味する。ダイ１０４は、単一のダイであってもよく、パッケージングされたダイ、積層ダイ、並列ダイ、又は１つ以上の再配線層（ＲＤＬ）を有するダイであってもよい。８０６において、光画像形成可能なレジスト１０６などの仮レジスト１０６は、ダイ１０４上及びキャリア８０４上に塗布される。８０８において、仮レジスト１０６は、例えば、フォトリソグラフィによって現像８１０される。８１２において、現像されたレジスト８１０を除去し、現像されていない仮レジスト１０６を定位置に残す。８１４において、成形材料１０８が、ダイ１０４上に塗布され、キャリア１０２が現れ、依然として上部から露出される。現像されていない仮レジスト１０６は、仮レジスト１０６が除去されたとき、仮レジスト１０６によって占有された空間がビア１１６となるように成形材料１０８を形成するか又は形作る。８１６において、パッケージ８０２の上面は、ラッピング又は平坦化されてもよい。次いで、残りの仮フォトレジスト１０６を剥離するか、又は別様に除去し、パッケージオンパッケージ（ＰＯＰ）貫通ビアを提供するのに好適な除去された仮レジスト１０６によって、成形材料１０８を通して形成された垂直ビア１１６を有するパターン化された成形材料１０８を残す。８１８において、パターン化された成形材料１０８は、導電ビア１２０及びパッドを形成するためにめっき又は金属化１１８される。上部金属化層は、回路又はＲＤＬにパターニングされ得、１つ以上のＲＤＬ層１２４は、ファンアウト導電トレースを提供するために上部に形成されてもよく、誘電体１２６又は他の非導電性充填材が空隙を占有し、１つ以上のＲＤＬ１２４を支持する。８２２において、キャリア８０４の支持構成要素を除去して、キャリア８０４の金属層８２４を残すことができ、又はキャリア８０４を完全に除去し、組立品の底部は、下向きのダイパッド４１２に結合された回路を形成するためにエッチング及び金属化８２４することができる。８２６において、導電性ダイパッド４１２と電気的に接触して結合された１つ以上の後側ＲＤＬ層１３２もまた追加され得る。上部ＲＤＬ（複数可）１２４は、パッケージ８０２内のようにダイ１０４の後面８２８の上部上に、又はパッケージ８０２’内のように工程８１４で設置された介在成形材料１０８のより厚い層上にぴったりと形成されてもよい。
図９は、ダイ１０４が下向きで、製造中に永久レジスト２０２を使用して、ファンアウトウエハレベルパッケージ９０２又は９０２’（図９の最終工程で示される）を製造する例示的な組立プロセス９００を示す。例示的なパッケージ９０２又は９０２’の製造は、ダイ１０４をキャリア９０４上の金属シート又はＲＤＬに下向きに取り付けることから始まる。ダイ１０４は、単一のダイであってもよく、パッケージングされたダイ、積層ダイ、並列ダイ、又は１つ以上の再配線層（ＲＤＬ）を有するダイであってもよい。９０６において、光画像形成可能なレジスト２０２などの永久レジスト２０２は、ダイ１０４上及びキャリア９０４上に塗布される。９０８において、永久レジスト２０２は、例えば、フォトリソグラフィによって現像され、現像されたレジスト９１０の領域をもたらす。９１２において、パッケージの上部は、ラッピング又は平坦化１１２されてもよい。９１４において、現像されたレジスト９１０を除去し、開放垂直ビア１１６を残す。９１６において、開放垂直ビア１１６は、蒸着、めっき、又は他の技術によって金属化９１８され、上部にＲＤＬ９２０が形成されてもよい。９２２において、１つ以上の付加的なＲＤＬ層１２４は、ファンアウト導電トレースを提供するために上部に形成されてもよく、誘電体１２６又は他の充填材が空隙を占有し、ＲＤＬ１２４を支持する。少なくともキャリア９０４の支持層もまた除去され、金属層９２４を残すか、又は導電性ダイパッド４１２への接近を可能にする。９２６において、１つ以上の後側ＲＤＬ１３２は、ダイ１０４の電気接点４１２と導電接触して構築されてもよい。上部ＲＤＬ（複数可）１２４は、パッケージ９０２内で示されるようにダイ１０４の後面９２８の上部上に、又はレジスト材料２０２のより厚い層がパッケージ９０２’内で示されるように工程９１０〜９１２で維持されるとき、レジスト材料２０２の介在層上に、密に形成されてもよい。
［例示的方法］
図１０は、パッケージ内に永久ビアを形成するために使用される仮レジストを有する電子機器パッケージを作製する例示的な方法１０００を示す。例示的な方法１０００の動作は、個々のブロックとして示される。
ブロック１００２において、ダイがキャリアに接着される。
ブロック１００４において、レジスト層がダイ及びキャリア上に塗布される。
ブロック１００６において、レジストが現像され、現像されたレジストが除去され、残りのレジスト内にチャネル又は空間が作られる。
ブロック１００８において、残りのレジスト内のチャネル又は空間は、成形材料で充填される。
ブロック１０１０において、残りのレジストが除去され、成形材料内にビアが形成される。
ブロック１０１２において、ビアは、パッケージ内に導電ビアを提供するように金属化される。
図１１は、マイクロエレクトロニクスパッケージ内に導電ビアを形成するために使用される永久レジストを有するマイクロエレクトロニクスパッケージを作製する例示的な方法１１００を示す。例示的な方法１１００の動作は、個々のブロックとして示される。
ブロック１１０２において、ダイがキャリアに接着される。
ブロック１１０４において、レジスト層がダイ及びキャリア上に塗布される。
ブロック１１０６において、レジスト層が現像されて、レジスト層内にビアが形成される。
ブロック１１０８において、レジスト層内のビアは、マイクロエレクトロニクスパッケージのための導電ビアを提供するために金属化される。
上記の明細書及び添付の特許請求の範囲において、「接続する（connect）」、「接続（connection）」、「接続された（connected）」、「接続して（in connection with）」及び「接続している（connecting）」という用語は、「直接接続している（in direct connection with）」又は「１つ以上の要素を介して、接続している（in connection with, via one or more elements）」ことを意味するために使用される。「結合（couple）」、「結合している（coupling）」、「結合された（coupled）」、「共に結合された（coupled together）」及び「結合された（coupled with）」という用語は、「共に直接結合される（directly coupled together）」又は「１つ以上の要素を介して共に結合される（coupled together via one or more elements）」ことを意味するために使用される。
本開示は、限定された数の実施形態に関して開示されているが、本開示の利益を有する当業者は、所与の説明で可能な多くの修正及び変形を理解するであろう。添付の特許請求の範囲は、本開示の真の趣旨及び範囲内に含まれるようなかかる修正及び変形を包含することが意図される。

Claims (20)

  1. 方法であって、
    マイクロエレクトロニクスパッケージを作製するためにダイをキャリアに接着することと、
    レジスト層を前記ダイ及び前記キャリアに塗布することと、
    前記レジスト層内に空間を形成することと、
    前記マイクロエレクトロニクスパッケージのためのビアを作製するために前記空間を使用することと、
    前記マイクロエレクトロニクスパッケージのための導電経路を提供するために前記ビアを金属化することと、
    を含む、方法。
  2. 前記レジスト層内にビアを直接形成するために前記レジスト層を現像することと、
    前記マイクロエレクトロニクスパッケージのための導電経路を提供するために前記レジスト層内の前記ビアを金属化することと、
    を更に含む、請求項１に記載の方法。
  3. 前記レジスト層が、光画像形成可能なレジストを含む、請求項２に記載の方法。
  4. 前記ビアのうちの少なくとも１つを形成するために前記レジスト層内に１つ以上の孔を穿設または形成することを更に含む、請求項２に記載の方法。
  5. 前記レジスト層内にコンタクトビア及び垂直パッケージオンパッケージ（ＰＯＰ）ビアを形成することと、
    前記コンタクトビア及び前記垂直パッケージオンパッケージ（ＰＯＰ）ビア内で金属を同時に、かつ共形にめっき又は蒸着させることと、
    を更に含む、請求項２に記載の方法。
  6. 前記マイクロエレクトロニクスパッケージの成形材料内でビアを作製するために仮レジスト層を使用することを更に含む、請求項１に記載の方法。
  7. 前記レジスト層内にチャネルまたは空間を形成するために前記仮レジスト層を現像することと、
    前記チャネル又は前記空間を成形材料で充填することと、
    前記成形材料内にビアを作るために前記仮レジスト層の残りのレジスト材料を除去することと、
    前記マイクロエレクトロニクスパッケージのための導電経路を提供するために前記成形材料内の前記ビアを金属化することと、
    を更に含む、請求項６に記載の方法。
  8. 前記ビアを金属化することが、前記ビアの少なくとも一部を金属でライニングすることと、前記ビア内の残りの空間を誘電材料又は非導電性充填材料で充填することと、を更に含む、請求項６に記載の方法。
  9. 前記マイクロエレクトロニクスパッケージの上部に１つ以上の再配線層を形成することを更に含み、前記再配線層のうちの少なくとも１つが、前記導電経路に結合されている、請求項１に記載の方法。
  10. 前記キャリアの導電部分が、前記導電経路に結合された再配線層（ＲＤＬ）となるようにパターン化される、請求項１に記載の方法。
  11. 前記キャリアの支持構成要素を除去することと、前記マイクロエレクトロニクスパッケージの底部に１つ以上の再配線層（ＲＤＬ）を形成することと、を更に含む、請求項１０に記載の方法。
  12. 前記ダイが、前記キャリア上で上向きに接着される、請求項１に記載の方法。
  13. 前記ダイが、前記キャリア上で下向きに接着される、請求項１に記載の方法。
  14. 前記キャリアが、アルミニウム層又は支持材料層と、前記アルミニウム又は前記支持材料に剥離可能に取り付けられた銅層と、を含む、請求項１に記載の方法。
  15. 装置であって、
    マイクロエレクトロニクスパッケージのキャリア、基材、又はパネルと、
    前記キャリア、前記基材、又は前記パネル上の、レジスト層内又は成形材料内のビアと、
    前記マイクロエレクトロニクスパッケージのための導電経路を提供するための前記ビア内の金属と、
    を備える、装置。
  16. 前記レジスト層が、光画像形成可能な材料を含む、請求項１５に記載の装置。
  17. 前記レジスト層が、前記成形材料内の前記ビアのための成形型を含む、請求項１５に記載の装置。
  18. 前記レジスト層が、前記ビアのための成形型を含み、前記ビアが前記レジスト層内にある、請求項１５に記載の装置。
  19. 前記キャリア、前記基材、又は前記パネルに接着された半導体ダイを更に備え、前記半導体ダイを前記キャリア、前記基材、又は前記パネルに接着する接着剤の厚さ及び密度が、前記マイクロエレクトロニクスパッケージ内の誘電体若しくは充填材料の物理的特性を均衡させる、請求項１５に記載の装置。
  20. 前記マイクロエレクトロニクスパッケージの前記導電経路のうちの１つ以上に結合された、前記マイクロエレクトロニクスパッケージの上部又は底部上に１つ以上の再配線層（ＲＤＬ）を更に備える、請求項１５に記載の装置。
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