CN112116936B - 用于执行存储器控制信号的动态芯片上校准的系统及方法 - Google Patents

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Abstract

本申请案涉及用于执行存储器控制信号的动态芯片上校准的系统及方法。本发明揭示针对遭受电荷损耗的存储器技术在字线电压的增加期间动态地校准存储器控制信号的系统及方法。在一个方面中，示范性方法可包括使用例如字线调节器输出或返回反馈线或者字线的复制项等的内部节点作为局部字线电压的代理。在一或多个其它实施例中，可将代理信号转换成数字信号或代码，且甚至在需要所述信号来进行校准之前在后台确定所述信号。依据所揭示技术，可在所述字线电压的增加期间在不对读出/编程时间造成影响或损失的情况下执行对例如通过电压及字线读取验证电压等存储器控制信号的校准。

Description

用于执行存储器控制信号的动态芯片上校准的系统及方法
技术领域
本发明大体来说涉及多电平快闪存储器控制，且更特定来说涉及用于执行存储器控制信号的经改进校准的芯片上系统及方法。
背景技术
各种现代半导体存储器(例如三维NAND快闪存储器)可能由于共享的电荷陷阱层而在横向方向上遭受早期保留(即，从编程事件开始随时间的快速电荷损耗指数)。图1A到1B是图解说明本技术领域中已知的三维NAND快闪存储器的图式。如图1A中所展示，三维NAND快闪存储器结构100可包括(从核心向外延伸地)多晶硅沟道层105、围绕多晶硅层105的隧道氧化物层110、与隧道氧化物层110相关联的电荷陷捕层115(例如O/N/O堆叠的氮化硅层)、围绕堆叠层115的阻挡氧化物层120，及位于阻挡氧化物层120的顶部上的栅极电极结构125。电荷陷捕层115在此三维存储器结构100中的字线(WL)之间共享，如本技术领域中已知。图1B是如本技术领域中已知的在图1A的三维NAND快闪存储器中图解说明的横截面的分解图。图1B图解说明电子在选择单元125A下面在电荷陷捕层115中的聚集。在编程操作之后，电子被陷捕于经选择栅极125A下方的电荷陷阱层中，如130处所展示。然而，由于电荷陷捕层是跨越各种单元125共享的，因此可在横向方向上发生快速电荷损耗(即，早期保留)，如140处所展示。
图2A是描绘早期保留对代表性波形的已知影响的曲线图246，所述代表性波形沿着X轴反映读取电压，所述读取电压是相对于沿着Y轴的串电流映射。图2A的右侧上的第一位置中的第一波形248图解说明紧接在编程之后的理想或目标读取电压(VT)及串电流(Istring)状况。然而，在几秒内，部分地由于此早期保留及其对VT及串电流的影响，归因于电子的此横向耗散的损耗将降低实现先前串电流所需的读取电压(VT)，因此使电压波形移位到图2A中的左侧上所展示的第二较低电压位置220。如此，在与最初预期的读取电压不同(比其低)的读取电压下产生相同目标串电流，这可能例如在不提供某种校准的情况下使得难以在编程之后往回读取数据。
图2B是描绘如本技术领域中已知的一系列理想VT分布波形的曲线图250，所述系列理想VT分布波形是相对于一个经调整波形展示以演示早期保留(快速电荷损耗)的效应。曲线图250展示展现紧接在编程之后的目标或理想VT电压特性的一系列均匀分布波形256以及分别在X轴及Y轴上向左及向下移位的经调整(经更改)VT波形262。如可看出，此早期保留威胁到多电平单元能力及紧密VT分布，且可导致分布的显著移位262，使得发生验证失败，例如，在270处。潜在地，从编程事件以来在给定时间之后的读取操作也可在未提供校准机制的情况下由于此效应而导致失败。
特定来说，使用TLC(三电平单元)快闪存储器的L7及QLC(四电平单元)快闪存储器的L15的检测来校准通过电压例如以限制读取扰乱，且粗略地校准字线读取验证电压。因此，尤其鉴于对L7及L15电平检测的迫切需要，准确地校正例如快速电荷损耗/早期保留等损耗的动态校准对于提高软位信息技术的成功率且避免读取重试尝试是重要的。
所揭示技术弥补了当前用于此类存储器的现有存储器(读取)控制及/或写入训练的这些及/或其它缺陷。
发明内容
本申请案的一个实施例提供一种存储器系统，其包括：多电平存储器阵列，其包含：多个存储器单元；字线，其耦合到所述多个存储器单元；2个或更多个调节器，其包含耦合到经选择字线的第一调节器及耦合到所述字线中的未经选择的一组字线的第二调节器；一或多个电荷泵，其耦合到所述调节器且经配置以向所述字线上产生控制电压；控制电路系统，其耦合到所述存储器阵列，所述控制电路系统包含：反馈电路系统，其耦合到所述调节器且经配置以依据存储器单元性能或字线输出而校准提供到所述字线的所述控制电压；及节点，其具有代理信号，所述代理信号为所述字线上的电压信号的准确复制项且在由所述一或多个电荷泵产生所述控制电压期间遍及字线电压的增加而准确地表示所述电压信号；其中，依据连接所述节点与所述反馈电路系统且使用所述代理信号来校准所述控制电压，在不增加读取或编程时间的情况下执行校准。
本申请案的另一实施例提供一种存储器控制方法，所述方法包括：经由字线控制存储器阵列的多个存储器单元；控制2个或更多个调节器，所述2个或更多个调节器包含耦合到经选择字线的第一调节器及耦合到所述字线中的未经选择的一组字线的第二调节器；经由一或多个电荷泵将所述字线充电，其中所述一或多个电荷泵提供不断增加的控制电压来将所述字线充电；将控制信号提供到所述一或多个电荷泵以设定将所述字线充电所凭借的所述控制电压；及经由反馈电路系统基于具有为所述字线上的电压信号的准确复制项的代理信号的节点而校准所述控制信号，所述反馈电路系统经配置以依据存储器单元性能而校准提供到所述字线的所述控制电压，其中所述代理信号在由所述一或多个电荷泵产生所述控制电压期间遍及所述字线的增加而准确地表示所述电压信号；其中，依据使用所述代理信号来校准存储器控制信号，在不增加读取或编程时间的情况下执行校准。
附图说明
本发明的前述及其它目标、特征及优点将从对附图中所图解说明的实施例的以下说明显而易见，附图中参考字符遍及各种视图指代相同部件。所述图式未必按比例，而重点放在图解说明本发明的原理上。
图1A是图解说明本技术领域中已知的三维NAND快闪存储器的图式。
图1B是如本技术领域中已知的在图1A的三维NAND快闪存储器中图解说明的横截面的分解图。
图2A是描绘如本技术领域中已知的早期保留(快速电荷损耗)对读取电压相对于串电流的代表性波形的影响的曲线图。
图2B是描绘如本技术领域中已知的相对于通过早期保留(快速电荷损耗)的效应修改的经调整VT波形展示的一系列理想VT分布波形的曲线图。
图3A到3D是根据所揭示技术的实施例的与存储器阵列相关联的存储器电路系统的图式。
图4是展示根据所揭示技术的实施例的与存储器控制信号(通过电压及字线读取验证电压)校准相关联的各种电压的时序图，其图解说明自然转换速率状况。
图5是展示根据所揭示技术的实施例的与读取控制电压校准相关联的各种电压的时序图，其图解说明校准的各方面。
图6是展示根据所揭示技术的实施例的与读取控制电压校准相关联的各种电压的时序图，其图解说明动态(即时)校准的各方面。
图7A是根据所揭示技术的实施例的与图6的实施方案相关联的代表性逻辑及/或电路系统的图式。
图7B是图解说明根据所揭示技术的实施例的图7A的逻辑及/或电路系统的电路响应行为的曲线图。
图8图解说明根据所揭示技术的实施例的与用于校准读取控制电压的替代实施方案相关联的各种波形。
图9是图解说明根据所揭示技术的实施例的字线斜升(增加)转换速率(SR)的差异可如何影响受电荷损耗影响的上部分布(L7或L15)的所检测电压的曲线图。
图10图解说明根据所揭示技术的实施例的包含与对存储器装置电流(Icc)的影响相关的各方面的与校准读取控制电压相关联的各种波形。
具体实施方式
以下揭示内容描述例如在字线电压的增加期间动态地校准存储器(读取)控制信号的系统及方法的各种实施例。根据一个实施例，示范性方法可包括使用内部节点(例如字线调节器输出或返回反馈线或者字线的复制项)作为局部字线电压的代理。在一或多个其它实施例中，可将代理信号转换成数字代码，且甚至在需要所述信号来进行校准之前在后台确定所述信号。依据所揭示技术，可在所述字线电压的增加期间在不对读出/编程时间造成影响或损失的情况下执行对例如通过电压及字线读取验证电压等读取控制信号的校准。因此，与所揭示技术一致的系统及方法可避免性能损失，同时能够甚至针对展示出对于例如存在于3D快闪存储器中的电荷陷阱结构典型的快速电荷损耗(早期保留)效应的NAND存储器单元来动态地校准存储器控制信号。
本文中的各种创新可包含及/或涉及与陈述于2019年5月28日提出申请的作为__发布的第16/424,448号申请案中的源极电流滚降检测方案相关联的一或多个方面，所述申请案以引用的形式并入本文中且作为附件附在本文中。
图3A是根据所揭示技术的实施例的与存储器阵列相关联的存储器电路系统300的框图。存储器电路系统300包含具有经配置以存储数据的多个存储器单元的存储器阵列360。存储器单元可在阵列中通过使用各种信号线(例如，全局字线(GWL)、局部字线(LWL)及位线(BL))来存取。存储器单元可为非易失性存储器单元(例如NAND快闪单元)，但可为另一类型的存储器单元。存储器单元可为经配置以针对数据的一个位存储数据的单电平单元。存储器单元还可为经配置以针对数据的多于一个位存储数据的多电平单元。
命令、地址信息及写入数据可作为经由I/O总线328传输的顺序输入/输出(I/O)的集合提供到存储器300。类似地，读取数据可从存储器300经由I/O总线328来提供。数据选通信号DQS可经由数据选通总线330传输。DQS信号可用于将用于数据传送的时序信息提供到存储器或从存储器提供所述时序信息。I/O总线328连接到使数据信号、地址信息信号及其它信号在I/O总线328与内部数据总线322、内部地址总线324及内部命令总线326之间路由的I/O控制电路320。可通过I/O控制电路320为地址寄存器325提供地址信息以供暂时存储。I/O控制电路320经由状态寄存器总线332耦合到状态寄存器334。可通过I/O控制电路320响应于提供到存储器300的读取状态命令而提供由状态寄存器334存储的状态位。状态位可具有相应值来指示存储器及其操作的各个方面的状态状况。
存储器300还包含控制逻辑310，控制逻辑310从外部接收若干个控制信号(例如，CE#、CLE、ALE、CLK、W/R#及WP#)或经由命令总线326接收若干个控制信号以控制存储器300的操作。命令寄存器336耦合到内部命令总线326以存储由I/O控制电路320接收的信息且将所述信息提供到控制逻辑310。控制逻辑310可进一步经由状态寄存器总线332存取状态寄存器334，例如以在状态状况改变时更新状态位。控制逻辑310进一步耦合到就绪/忙碌电路338以控制可由存储器300提供的就绪/忙碌信号R/B#的值(例如，逻辑值)以指示存储器是就绪以供操作还是忙碌。控制逻辑310可经配置以将内部控制信号提供到存储器300的各种电路。举例来说，响应于接收到存储器存取命令(例如，读取、写入、编程)，控制逻辑310可提供内部控制信号以控制各种存储器存取电路来执行存储器存取操作。在存储器存取操作期间使用各种存储器存取电路，且所述电路可通常包含例如行及列解码器、电荷泵电路、信号线驱动器、数据及高速缓冲存储器寄存器、I/O电路等电路以及其它电路。
地址寄存器325将块-行地址信号提供到行解码器340且将列地址信号提供到列解码器350。行解码器340及列解码器350可用于选择存储器单元的块以用于存储器操作(例如，读取、编程及擦除操作)。行解码器340及/或列解码器350可包含一或多个信号线驱动器，所述一或多个信号线驱动器经配置以将偏置信号提供到存储器阵列360中的信号线中的一或多者。信号线驱动器可利用由电荷泵电路354提供的泵激电压来驱动信号线。电荷泵电路354可提供在存储器300的操作期间(例如，在存储器存取操作期间)使用的不同电压。由电荷泵电路354提供的电压可包含大于提供到存储器300的电力供应电压的电压、小于提供到存储器300的参考电压(例如，接地)的电压，及/或其它电压。
图3B是例如作为图3A的存储器阵列360的阵列的一部分的存储器阵列200A(例如NAND存储器阵列)的示意图。存储器阵列200A包含存取线(例如字线2020到202N)及数据线(例如位线2040到204M)。字线202可以多对一关系耦合到图3B中未展示的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200A可形成于例如可经导电掺杂为具有一导电性类型(例如p型导电性例如以形成p阱，或n型导电性例如以形成n阱)的半导体上方。
存储器阵列200A可布置成若干行(各自对应于字线202)及若干列(各自对应于位线204)。每一列可包含串联耦合的存储器单元串，例如NAND串2060到206M中的一者。每一NAND串206可耦合到共同源极216且可包含存储器单元2080到208N。存储器单元208表示用于存储数据的非易失性存储器单元。每一NAND串206的存储器单元208可串联连接于选择晶体管210(例如，场效应晶体管)(例如选择晶体管2100到210M中的一者(例如，其可为源极选择晶体管，共同称为选择栅极源极))与选择晶体管212(例如，场效应晶体管)(例如选择晶体管2120到212M中的一者(例如，其可为漏极选择晶体管，共同称为选择栅极漏极))之间。选择晶体管2100到210M可共同耦合到选择线214(例如源极选择线)，且选择晶体管2120到212M可共同耦合到选择线215(例如漏极选择线)。
每一选择晶体管210的源极可连接到共同源极216。每一选择晶体管210的漏极可连接到对应NAND串206的存储器单元2080的源极。举例来说，选择晶体管2100的漏极可连接到对应NAND串2060的存储器单元2080的源极。因此，每一选择晶体管210可经配置以将对应NAND串206选择性地耦合到共同源极216。每一选择晶体管210的控制栅极可连接到选择线214。
每一选择晶体管212的漏极可连接到对应NAND串206的位线204。举例来说，选择晶体管2120的漏极可连接到对应NAND串2060的位线2040。每一选择晶体管212的源极可连接到对应NAND串206的存储器单元208N的漏极。举例来说，选择晶体管2120的源极可连接到对应NAND串2060的存储器单元208N的漏极。因此，每一选择晶体管212可经配置以将对应NAND串206选择性地耦合到对应位线204。每一选择晶体管212的控制栅极可连接到选择线215。
图3B中的存储器阵列可为准二维存储器阵列且可具有大体上平面的结构，例如，其中共同源极216、串206及位线204沿基本上平行的平面延伸。替代地，图3B中的存储器阵列可为三维存储器阵列，例如，其中串206可基本上垂直于含有共同源极216的平面及可基本上平行于含有共同源极216的平面的含有位线204的平面而延伸。
存储器单元208的典型构造包含可确定单元的数据值(例如，经由阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷陷阱等)及控制栅极236，如图3B中所展示。存储器单元208可进一步具有经界定源极230及经界定漏极232。存储器单元208使其控制栅极236耦合到(且在一些情形中形成)字线202。
存储器单元208的列是耦合到给定位线204的一NAND串206或多个NAND串206。存储器单元208的行是共同耦合到给定字线202的存储器单元208。存储器单元208的行可以但不必包含共同耦合到给定字线202的所有存储器单元208。存储器单元208的行可通常划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含共同耦合到给定字线202的每隔一个存储器单元208。举例来说，共同耦合到字线202N且选择性地耦合到偶数位线204(例如，位线2040、2042、2044等)的存储器单元208可为存储器单元208(例如，偶数存储器单元)的一个物理页，而共同耦合到字线202N且选择性地耦合到奇数位线204(例如，位线2041、2043、2045等)的存储器单元208可为存储器单元208(例如，奇数存储器单元)的另一物理页。尽管图3B中未明确描绘位线2043、2045，但从所述图显而易见，存储器单元200A的阵列的位线204可从位线2040到位线204M连续地编号。共同耦合到给定字线202的存储器单元208的其它分组也可界定存储器单元208的物理页。对于某些存储器装置，共同耦合到给定字线的所有存储器单元可视为物理页。在单个读取操作期间读取或在编程操作期间编程的物理页的部分(在一些实施例中，其仍可为整行)(例如，上部或下部页存储器单元)可视为逻辑页。
图3C是可在参考图3A描述的类型的存储器中使用的例如作为存储器阵列360的阵列的一部分的存储器单元200B的阵列的一部分的另一示意图。图3C中的相似编号的元件对应于如关于图3B提供的说明。图3C提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体柱的垂直结构，其中柱的一部分可充当NAND串206的存储器单元的沟道区域。NAND串206可各自通过选择晶体管212(例如，其可为漏极选择晶体管，共同称为选择栅极漏极)选择性地连接到位线2040到204M且通过选择晶体管210(例如，其可为源极选择晶体管，共同称为选择栅极源极)选择性地连接到共同源极216。多个NAND串206可选择性地连接到同一位线204。通过加偏置于选择线2150到215L以选择性地激活各自位于NAND串206与位线204之间的特定选择晶体管212，NAND串206的子集可连接到其相应位线204。可通过加偏置于选择线214而激活选择晶体管210。每一字线202可连接到存储器阵列200B的存储器单元的多个行。通过特定字线202彼此共同连接的存储器单元的行可共同称为层叠。
图3D是可在参考图3A描述的类型的存储器中使用的例如作为存储器阵列360的阵列的一部分的存储器单元200C的阵列的一部分的其它示意图。图3D中的相似编号的元件对应于如关于图3B提供的说明。存储器单元200C的阵列可包含串联连接的存储器单元串(例如，NAND串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)及源极216，如图3B中所描绘。举例来说，存储器单元200A的阵列的一部分可为存储器单元200C的阵列的一部分。图3D描绘将NAND串206分组成存储器单元250的若干块。存储器单元250的块可为存储器单元208的可在单个擦除操作中共同擦除的分组，有时称为擦除块。存储器单元250的每一块可表示共同与单个选择线215(例如，选择线2150)相关联的那些NAND串206。存储器单元2500的块的源极216可与存储器单元250L的块的源极216为同一源极。举例来说，存储器单元2500到250L的每一块可共同选择性地连接到源极216。存储器单元250的一个块的存取线202以及选择线214及215可不分别直接连接到存储器单元250的任何其它块的存取线202以及选择线214及215。
数据线2040到204M可连接(例如，选择性地连接)到可为存储器的页缓冲器的一部分的缓冲器部分240。缓冲器部分240可对应于存储器平面(例如，存储器单元2500到250L的块的集合)。缓冲器部分240可包含用于感测在相应数据线204上指示的数据值的感测装置(未展示)，及用于存储来自其对应存储器平面的所感测数据值的对应寄存器(未展示)。
图4图解说明根据所揭示技术的实施例的用于芯片上Vpassr/Vwlrv校准的示范性粗略校准阶段的电压波形及自然转换速率特性。具体来说，图4是图解说明随着字线一直转变到目标电压或读取电压(例如，通过电压(VpassR)或字线读取验证电压(Vwlrv))，字线电压(WL)及相关联信号随时间的改变的图式400。图4描绘所施加通过电压(VpassR)420、字线电压421、相关联电荷泵电压410及源极电压430。参考图4，在442处，字线(WL)及选择栅极SG被设定为Vcc，源极(src)430被设定为模拟‘接通’电平，且位线(BL)被设定为箝位电压BLclamp。在444处，字线(WL)及选择栅极SG被设定为通过电压VpassR，且字线电压开始增加。在446处，选择栅极SG随着其所施加电压V(SG)上升到高于模拟源极电压V(src_analog)与阈值电压Vth的和而接通。此处，由于非导电串，绝大部分X路径电容仍被隐藏(例如，假设数据随机化，所有串可含有一些L15单元(每单元4位)或L7单元(每单元3位)，这些单元需要字线超过VpassR电压以使串导通且使X路径电容完全可见)。
在图4中的时间448，VpassR开始拦截最后VT分布。如此，举例来说，一些沟道开始看到AC接地，且一些DC电流可能潜在地从位线流动到源极。在时间450，所述分布达到其峰值，例如，也在451处展示。转变然后在452处继续进行到分布尾部，其中由于基本上所有沟道已接通(除了被忽略的几个异常沟道)，因此实际上全电流正在流动。在此点处开始，然后，如果需要，那么SGS(选择栅极源极)分段可在424处开始发生，并且SGD(选择栅极漏极)分段可在422处开始发生。并且，如果需要，那么经选择字线selWL可开始达到读取电平。最后，在时间454，字线电压变平且实现持平。
图5图解说明根据所揭示技术的实施例的关于图4的示范性粗略校准的额外波形及原理。图5是展示图4中所描绘的相同字线电压420及相关联电压波形410、422、424、430以及源极电流被吸收的信号532及在所注入源极电流信号达到阈值时触发的命中(或检测)信号528的时序图500。参考与图5相关联的额外细节，在时间444，源极(src)被设定为读取模拟电平。当Vpassr在448处开始拦截最后分布时，注入到源极532的电流(字线AC电流+位线DC电流)开始上升。当分布在450处达到其峰值时，注入到源极532的电流具有其最大一阶导数。最后，在分布尾部(例如，从450到454)期间，注入到源极的电流滚降(roll-off)且饱和。在534处，此滚降行为将跨越拐角、裸片(不同裸片)、温度及通常使此性质的校准尝试偏斜的其它此类参数而存在。再次，关于此滚降行为的检测及使用的细节陈述于2019年5月28日提出申请的作为__发布的第16/424,448号美国申请案中，所述申请案以全文引用的方式并入本文中。关于并入此类实施例，检测器可被内置在源极(src)调节器中以测量且捕获此滚降行为。此外，当命中信号变高时，利用所测量滚降信息来分割SGS及SGD，视需要重新加偏置于经选择字线(selWL)电平，且逆向工作以确定将在即将进行的校准中使用的Vpassr电压电平。校准涉及估计最后分布由于电荷损耗而移位的量；及利用此信息来将经选择字线读取电平以及未经选择字线VpassR电平两者“校准”到对应较低电平。
图6图解说明根据所揭示技术的实施例的结合图4到5展示及描述的校准的额外动态(即时)方面。图6是类似于图4到5中所描绘的那些的时序图600，其进一步包含与字线调节器对应的电压波形，即节点上的复制或反馈信号626(例如内部模拟反馈节点上的信号)，其可用作局部字线电压的代理以确定用于校准的字线电压电平(值)。用于确定字线电压的节点626可直接对应于或镜射字线，或其可为按比例缩小的复制项。在一些实施例中，举例来说，此节点可由构建为加偏置于字线的行驱动器调节器所使用的电阻梯的复制项的电阻梯提供，其将具有与调节器相同的增益或不同增益，且其可使用较小电阻来实施以利用经减小AC效应的益处。在一个实施方案中，所述节点可为X路径线性调节器的输出。此处，举例来说，在通过电压Vpassr的增加期间通过跟踪作为字线电压的代理的X路径线性输出电压而进行适当内部测量，例如L7或L15电平检测。在一些实施例中，可在需要所产生信号之前在后台将所产生信号转换成数字代码，如下文所解释。此节点的使用为局部字线电压的开始提供可靠代理。根据某些方面(例如与图7A到7B的代表性电路系统及曲线图一致的实施例)，节点626遵循输出信号(电平)除以电阻梯的增益。
图7A是根据所揭示技术的实施例的可与图6中所描述的信号626相关联的代表性逻辑及/或电路系统的图式。图7A图解说明经由开关628耦合到表示在所注入源极电流饱和时触发的命中信号528的输出的节点710，例如此处所描绘的反馈节点。命中信号528可通过适合手段(例如经由722处的局部保持薄氧化物电容)触发反馈节点710的取样与保持活动。在图7A的说明性逻辑中，节点710展示为遵循输出702除以增益，其中增益在此处经由说明性电阻705A、705B来表示。根据与所揭示技术一致的特定电路实施例，此节点可经配置以提供在0到1.4伏的范围内的输出。根据所展示的实施例，存在于此节点710上的信号626可提供到作为用于优化校准的反馈环路的一部分的电路系统720，例如比较器，其可任选地为自归零的(AZ比较器)。在一个实施方案中，反馈环路可包括FSM(有限状态机)740及DAC(数/模转换器)电路系统745。FSM可通过适合算法将数字代码提供到DAC且使用比较器输出来识别数字代码何时为经取样电压710的准确数字表示。此经确定数字代码可提供到控制组件730，例如固件。此处，举例来说，固件可经配置以处理经数字取样信息以便在将粗略字线读取验证电压稳定于其第一电平之前校正粗略字线读取验证电压。此实施方案具有避免读取时间(tR)影响及编程时间(tProg)影响的益处。
关于图7A中所图解说明的反馈，反馈环路的第一电路系统740的输出可与在将适合反馈提供到720处的比较器时来自控制电路系统的数据一起来处理。如果有限状态机740产生为8位数字代码的反馈(举例来说)，那么可经由745处的8位DAC(数/模转换器)转换所述代码，且将其作为输入提供到720处的比较器。在一个特定实例中，此电路系统可利用二进制搜索机器(例如，O(log 256)*120ns<2μs机器)来实施。此机器可在字线电压增加时在跟踪模式中操作。此处，由于已知此机器以关于增加与保持的高确定性行为来操作，那么在以此方式对节点710进行取样时可利用对此行为的认识来追溯地提供字线电压的准确值。图7B是图解说明可如何使节点710上的经取样信号770的行为与所关注对应字线电压760准确地相关的曲线图750。在正确校准之后，将未经选择字线偏置到经校准通过电压(VpassR)值，且将经选择字线偏置到经校准字线读取验证(Vwlrv)值。然而，电荷泵电压可以或可以不作为校准的结果而更新。
图8图解说明根据所揭示技术的实施例的与用于校准读取控制电压的替代实施方案相关联的各种波形。如同图5及6，图8描绘字线电压820、电荷泵信号810、由源极吸收的电流i(src)827、命中信号828及源极电压830。参考图8，在时间444，当字线及选择栅极被设定为通过电压时，源极(src)被设定为读取模拟电平。此处，然后，为了确定对应于最后Vt分布的字线电压的估计值，固件可直接通过在任其使用的通用模拟电路系统上操作而使字线电压阶梯式变化。此外，在一些实施例中，转换速率可作为电路系统中的保险丝选项来选择。此方法是简单且直接的，且可尝试多个斜率或斜坡，例如，在822A、822B、822C、822D处。然而，在此实施例中，由于行解码器路径的寄生电阻以及针对此任务排他地使用的固件限制，可能无法实现最快斜率(自然斜率)，这迫使选择可影响装置的性能的较高转换速率选项(tR及tProg)。
在检测或确定要在校准中使用的通过电压时，固件可从最低转换速率开始，然后通过较快转换速率继续。此类实施例将产生可在硅上看到的所寻求的通过电压的反复确定且标记指示在校准中使用的通过电压电平的所检测信号的偏差。
图9是图解说明根据所揭示技术的实施例沿着水平X轴的转换速率(SR)的差异可如何在检测条件下影响经确定校准电压的曲线图900。转换速率的范围905(例如从最大转换速率920直到自然转换速率930)由电荷泵特性及寄生电路参数而非由固件或存储器单元的构造或行为决定。图9中所展示的曲线910图解说明在转换速率从920处的最大可实现值一直进行到较快速率(例如自然转换速率930)时对所检测电压(在命中信号的时间由DAC识别)的性能的影响。
图10是展示与较早的图中类似的字线电压及相关联信号同时包含图解说明根据所揭示技术的实施例的本文中的创新的其它方面的额外电流波形1040的曲线图。此处，这帮助图解说明在实现本发明创新时所需电流电平及因此对装置电流(Icc)的任何相关联影响如何为最小的。如同图5，6及8，图10描绘字线电压1020，电荷泵电压1010、由源极吸收的电流i(src)1027以及命中信号1028及源极电压1030。参考图10，相对于上文所论述的相关联信号展示反映从位线到源极的电流的电流波形1040。需要此电流来进行可靠检测，这是因为字线电流的AC(电容性电流)分量是不可靠的(此处，例如，接近于位线或源极侧的3σ[3西格玛]L15单元的存在可影响此电流分量及偏斜可靠性)。然而，此电流信号的量值不必太高。在一些实施例中，举例来说，此电流量度的量值可为约1mA或更小。此外，在相关实施例中，本文中的系统及方法可将在检测期间的导通限制于页的区段(即，在一些实施例中限制于16KB的总页大小中的接近于串驱动器的前2KB)。这减小电流消耗且减轻来自受字线RC(电阻电容)因素影响的远处的柱或串的导通的错误。使用与图10及相关联电路系统中所展示的代表性操作一致的说明性数值参数，在50nA/串下将导通限制于前2KB将产生每平面820μA的电流。换句话说，本文中的系统可在由Vt分布宽度/转换速率给出的时间差量dt(具体来说，在此电路实例中，0.6v/(8v/10μs)或0.68μs，即，小于1微秒)内在小于1mA下实施。此外，在命中信号触发后不久，可切断此电流。如此，在给出1μs/35μs(假设总体读取时间tR为35us)的贡献的情况下甚至在每平面1mA下跨越例如4个平面的相关联平均Icc产生约120μA的平均Icc。因此，此些电流电平在由现代3D NAND装置针对读取及编程操作定为目标的可接受Icc范围内(其可在平均30mA的范围内)。
上文所揭示的标的物还可以各种不同形式体现，且因此，本文中所涵盖或所主张的标的物打算视为不限于上文所陈述的任何实例实施例，即，此类实例实施例仅提供为说明性的。同样地，打算所主张或所涵盖的标的物有合理宽广的范围。举例来说，标的物可尤其体现为方法、装置、组件或系统。因此，实施例可例如采取硬件、软件、固件或其任何组合(除了软件本身)的形式。因此，不应在限制意义上理解以上详细说明。
遍及说明书及权利要求书，术语可具有超出明确陈述的含义的在上下文中暗示或隐含的细微含义。同样地，如本文中所使用的短语“在一个实施例中”未必指代同一实施例，且如本文中所使用的短语“在另一实施例中”未必指代不同的实施例。举例来说，所主张的标的物打算整体地或部分地包含实例实施例的组合。
一般来说，可至少部分地从在上下文中的使用来理解术语。举例来说，如本文中所使用的例如“及”、“或”或者“及/或”等术语可包含可至少部分地取决于其中使用此类术语的上下文的各种含义。通常，“或”(如果用于使列表相关联，例如A、B或C)打算意指A、B及C(此处用于包含性意义)以及A、B或C(此处用于排他性意义)。另外，如本文中所使用的至少部分地取决于上下文的术语“一或多个”可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特性的组合。类似地，例如“一(a)”、“一(an)”或“所述(the)”等术语同样地可理解为至少部分地取决于上下文而传达单数使用或传达复数使用。另外，术语“基于”可理解为未必打算传达一组排他性因素，且可替代地至少部分地取决于上下文而同样地允许未必明确描述的额外因素的存在。
所属领域的技术人员将认识到，本发明的方法及装置可以许多方式实施，且如此将不受前述示范性实施例及实例限制。换句话说，各方面/元件可由单个或多个组件以各种组合及/或子组合的形式执行，且个别方面可在组件及/或子组件当中分布。在此方面，本文中所描述的不同实施例的任何数目个特征可组合成单个或多个实施例，且具有少于或多于本文中所描述的所有特征的替代实施例是可能的。
虽然已出于本发明的目的而描述各种实施例，但此类实施例不应视为将本发明的教示限于那些实施例。可对上文所描述的元件及特征做出各种改变及修改以获得保留在本发明中所描述的系统及过程的范围内的结果。

Claims (29)

1.一种存储器系统，其包括：
多电平存储器阵列，其包含：
多个存储器单元；
字线，其耦合到所述多个存储器单元；
2个或更多个调节器，其包含耦合到经选择字线的第一调节器及耦合到所述字线中的未经选择的一组字线的第二调节器；
一或多个电荷泵，其耦合到所述调节器且经配置以向所述字线上产生控制电压；
控制电路系统，其耦合到所述存储器阵列，所述控制电路系统包含：
反馈电路系统，其耦合到所述调节器且经配置以依据存储器单元性能或字线输出而校准提供到所述字线的所述控制电压；及
节点，其具有代理信号，所述代理信号为所述字线上的电压信号的准确复制项且在由所述一或多个电荷泵产生所述控制电压期间遍及字线电压的增加而准确地表示所述电压信号；
其中，依据连接所述节点与所述反馈电路系统且使用所述代理信号来校准所述控制电压，在不增加读取或编程时间的情况下执行校准。
2.根据权利要求1所述的系统，其中所述控制电路系统包含具有对应于所述节点的输出的字线调节器，其中所述字线调节器的输出电压用作所述代理信号。
3.根据权利要求2所述的系统，其中所述字线调节器是线性调节器。
4.根据权利要求2所述的系统，其中所述字线调节器用于提供所述存储器阵列的X路径或行解码器中的参考电压。
5.根据权利要求1所述的系统，其中所述控制电路系统进一步包括耦合到所述反馈电路系统的控制组件，其中所述控制组件被电连接且用来设定或校正校准电平。
6.根据权利要求5所述的系统，其中所述控制组件包括固件，所述固件用于设定或校正所述校准电平。
7.根据权利要求1所述的系统，其中所述反馈电路系统包含经电耦合以作为所述校准的一部分而进行模拟信号与数字信号及数字信号与模拟信号中的至少一者之间的转换的组件。
8.根据权利要求1所述的系统，其中所述反馈电路系统进一步包含比较器或自归零比较器，所述比较器或自归零比较器经由所述反馈电路系统耦合到所述节点以接收及处理所述代理信号，使得所述控制电路系统提供校准信号来调整由所述调节器响应于所述代理信号而产生的电压。
9.根据权利要求1所述的系统，其中所述反馈电路系统进一步包含第一电路系统，所述第一电路系统将所述代理信号转换成数字信号以供经由所述反馈电路系统进行数字处理。
10.根据权利要求9所述的系统，其中所述第一电路系统包括有限状态机。
11.根据权利要求10所述的系统，其中所述有限状态机经配置以在N位模/数或数/模系统上操作。
12.根据权利要求11所述的系统，其中N是8，且所述有限状态机将模拟信号划分成8个位或256个状态。
13.根据权利要求9所述的系统，其中所述反馈电路系统进一步包含耦合到所述第一电路系统的输出的数/模转换器，其中所述数/模转换器将所述数字信号转换成模拟信号以供往回提供到所述反馈电路系统中以便提供对经调整校准信号的检测。
14.根据权利要求13所述的系统，其中所述第一电路系统包括有限状态机。
15.根据权利要求1所述的系统，其中所述多电平存储器阵列包括NAND存储器阵列。
16.一种存储器控制方法，所述方法包括：
经由字线控制存储器阵列的多个存储器单元；
控制2个或更多个调节器，所述2个或更多个调节器包含耦合到经选择字线的第一调节器及耦合到所述字线中的未经选择的一组字线的第二调节器；
经由一或多个电荷泵将所述字线充电，其中所述一或多个电荷泵提供不断增加的控制电压来将所述字线充电；
将控制信号提供到所述一或多个电荷泵以设定将所述字线充电所凭借的所述控制电压；及
经由反馈电路系统基于具有为所述字线上的电压信号的准确复制项的代理信号的节点而校准所述控制信号，所述反馈电路系统经配置以依据存储器单元性能而校准提供到所述字线的所述控制电压，其中所述代理信号在由所述一或多个电荷泵产生所述控制电压期间遍及字线电压的增加而准确地表示所述电压信号；
其中，依据使用所述代理信号来校准存储器控制信号，在不增加读取或编程时间的情况下执行校准。
17.根据权利要求16所述的方法，其进一步包括使用控制电路系统的字线调节器的输出作为所述节点，其中所述字线调节器的输出电压用作所述代理信号。
18.根据权利要求17所述的方法，其中所述字线调节器是线性调节器。
19.根据权利要求17所述的方法，其中使用所述字线调节器来提供所述存储器阵列的X路径或行解码器中的参考电压。
20.根据权利要求16所述的方法，其进一步包括经由控制电路系统的耦合到所述反馈电路系统的控制组件而设定或校正校准信号的校准电平。
21.根据权利要求20所述的方法，其进一步包括使用所述控制组件内的固件来设定或校正所述校准电平。
22.根据权利要求16所述的方法，其进一步包括经由所述反馈电路系统中的执行模拟信号与数字信号及数字信号与模拟信号中的至少一者之间的转换的组件而校准所述控制信号。
23.根据权利要求22所述的方法，其中所述反馈电路系统进一步包含比较器或自归零比较器，所述比较器或自归零比较器从所述节点接收所述代理信号且经由所述反馈电路系统处理所述代理信号，使得控制电路系统提供校准信号来调整由调节器响应于所述代理信号而产生的电压。
24.根据权利要求22所述的方法，其进一步包括将所述代理信号转换成数字信号以供经由所述反馈电路系统的第一电路系统进行数字处理。
25.根据权利要求24所述的方法，其中所述第一电路系统包含有限状态机。
26.根据权利要求25所述的方法，其中所述有限状态机经配置以在N位模/数或数/模系统上操作。
27.根据权利要求26所述的方法，其中N是8，且所述有限状态机将模拟信号划分成8个位或256个状态。
28.根据权利要求24所述的方法，其中所述反馈电路系统进一步包含耦合到所述第一电路系统的输出的数/模转换器，其中所述数/模转换器将所述数字信号转换成模拟信号以供往回提供到所述反馈电路系统中以便提供对经调整校准信号的检测。
29.根据权利要求28所述的方法，其中所述第一电路系统包含有限状态机。
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