CN112103390B - 一种半导体器件的形成方法及半导体器件 - Google Patents

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Abstract

本申请实施例公开了一种半导体器件的形成方法及半导体器件，其中，所述方法包括：形成半导体堆叠结构；选取所述半导体堆叠结构中的至少一层作为待处理层，在第一方向上，对所述待处理层进行刻蚀，以形成沿第二方向交替排列的第一刻蚀间隙和第一相变结构体，所述第一相变结构体的表面具有第一粗糙度，所述第一方向垂直于所述第二方向；对每一所述第一相变结构体的表面进行粗糙化处理，以使得处理后的第一相变结构体的表面具有第二粗糙度，且所述第二粗糙度大于所述第一粗糙度；在所述处理后的第一相变结构体周围沉积第一封装层，形成所述半导体器件。

Description

一种半导体器件的形成方法及半导体器件
技术领域
本申请实施例涉及半导体技术领域，涉及但不限于一种半导体器件的形成方法及半导体器件。
背景技术
在商用的半导体器件中，如三维相变存储器（Three Dimensional Phase ChangeMemory，3D PCM）中，字线（Word Line，WL）和位线（Bit Line，BL）由20nm/20nm线或空隙（Line/Space，L/S）图案形成。存储单元放置在相互垂直WL和BL之间的交点处，形成交叉点架构。
3D PCM存储单元由氮化硅薄层封装，以防止相变材料的扩散。然而，3D PCM中相变材料和相变材料上方、下方的电极与封装层之间的粘附性不好，容易引起相变材料沿电极材料的侧壁界面扩散以及相变材料的成分改变。
发明内容
有鉴于此，本申请实施例提供一种半导体器件的形成方法及半导体器件，能够提高半导体器件中相变材料和相变材料上方、下方的电极与封装层之间的粘附性，防止相变材料沿电极材料的侧壁扩散，并防止相变材料的成分改变。
本申请实施例的技术方案是这样实现的：
第一方面，本申请实施例提供一种半导体器件的形成方法，所述方法包括：
形成半导体堆叠结构；
选取所述半导体堆叠结构中的至少一层作为待处理层，在第一方向上，对所述待处理层进行刻蚀，以形成沿第二方向交替排列的第一刻蚀间隙和第一相变结构体，所述第一相变结构体的表面具有第一粗糙度，所述第一方向垂直于所述第二方向；
对每一所述第一相变结构体的表面进行粗糙化处理，以使得处理后的第一相变结构体的表面具有第二粗糙度，且所述第二粗糙度大于所述第一粗糙度；
在所述处理后的第一相变结构体周围沉积第一封装层，形成所述半导体器件。
在其他实施例中，所述形成半导体堆叠结构包括：由下至上依次堆叠形成中间电极层、相变材料层和顶部电极层；
所述选取所述半导体堆叠结构中的至少一层作为待处理层，包括：
选取所述相变材料层和所述顶部电极层作为所述待处理层；
对应地，所述在第一方向上，对所述待处理层进行刻蚀，包括：
在所述第一方向上，由上至下依次刻蚀所述顶部电极层和所述相变材料层，直至暴露出所述中间电极层为止；其中，刻蚀所述顶部电极层和所述相变材料层的刻蚀方向，与所述第一方向和所述第二方向垂直。
在其他实施例中，所述对每一所述第一相变结构体的表面进行粗糙化处理，包括：将特定类型的保护气体，以预设参数作用于每一所述第一相变结构体的表面以进行所述粗糙化处理。
在其他实施例中，所述将特定类型的保护气体，以预设参数作用于每一所述第一相变结构体的表面以进行所述粗糙化处理，包括：
将特定类型的第一保护气体，以第一参数作用于每一所述第一相变结构体的表面，实现对所述第一相变结构体表面的清洁处理；和/或，
将特定类型的第二保护气体，以第二参数作用于每一所述第一相变结构体的表面，实现对所述第一相变结构体表面的刻蚀处理；其中，所述第二参数大于所述第一参数。
在其他实施例中，所述第一保护气体包括：任意一种惰性气体或任意一种惰性气体的等离子体；
所述第二保护气体包括：任意一种惰性气体或任意一种惰性气体的等离子体；
所述第一保护气体与所述第二保护气体相同或不同。
在其他实施例中，所述第一参数的类型与所述第二参数的类型相同；
所述第一参数的类型包括以下任意一种：气体压力、气体流量或气体能量。
在其他实施例中，所述形成半导体堆叠结构还包括：形成位于所述中间电极层之下的选通层、底部电极层和第一地址线层；
所述在所述处理后的第一相变结构体周围沉积第一封装层，形成所述半导体器件，包括：
在沉积所述第一封装层之后，在所述第一方向上，由上至下依次刻蚀所述中间电极层、所述选通层、所述底部电极层和所述第一地址线层，直至暴露出衬底为止，以形成沿所述第二方向交替排列的第二刻蚀间隙和第二相变结构体，其中，刻蚀所述中间电极层、所述选通层、所述底部电极层和所述第一地址线层的刻蚀方向，与所述第一方向和所述第二方向垂直；
在所述第二相变结构体的周围沉积第二封装层，形成所述半导体器件。
在其他实施例中，所述第二相变结构体的表面具有第三粗糙度；所述方法还包括：
在形成所述第二相变结构体之后，对每一所述第二相变结构体的表面进行所述粗糙化处理，以使得处理后的第二相变结构体的表面具有第四粗糙度，且所述第四粗糙度大于所述第三粗糙度。
在其他实施例中，在所述第二相变结构体的周围沉积所述第二封装层之后，在所述第二方向上，由上至下依次刻蚀所述顶部电极层和所述相变材料层，直至暴露出所述中间电极层为止，以形成沿所述第一方向交替排列的第三刻蚀间隙和第三相变结构体，所述第三相变结构体的表面具有第五粗糙度；
对每一所述第三相变结构体的表面进行所述粗糙化处理，以使得处理后的第三相变结构体的表面具有第六粗糙度，且所述第六粗糙度大于所述第五粗糙度；
在所述处理后的第三相变结构体周围沉积第三封装层，形成所述半导体器件。
在其他实施例中，所述在所述处理后的第三相变结构体周围沉积第三封装层，形成所述半导体器件，包括：
在所述第三相变结构体的周围沉积所述第三封装层之后，在所述第二方向上，由上至下依次刻蚀所述中间电极层、所述选通层、所述底部电极层和所述第一地址线层，直至暴露出所述衬底为止，以形成沿所述第一方向交替排列的第四刻蚀间隙和第四相变结构体，其中，刻蚀所述中间电极层、所述选通层、所述底部电极层和所述第一地址线层的刻蚀方向，与所述第二方向和所述第一方向垂直；
在所述第四相变结构体的周围沉积第四封装层，以形成具有柱状存储单元的所述半导体器件。
在其他实施例中，所述第四相变结构体的表面具有第七粗糙度；所述方法还包括：
在形成所述第四相变结构体之后，对每一所述第四相变结构体的表面进行所述粗糙化处理，以使得处理后的第四相变结构体的表面具有第八粗糙度，且所述第八粗糙度大于所述第七粗糙度。
第二方面，本申请实施例提供一种半导体器件，所述半导体器件通过上述的半导体器件的形成方法所形成，至少包括：
半导体堆叠结构；其中，所述半导体堆叠结构至少包括待处理层；
所述待处理层包括在第二方向上交替设置的粗糙化处理后的第一相变结构体和第一刻蚀间隙，所述粗糙化处理后的第一相变结构体的表面具有第二粗糙度，且所述第二粗糙度大于所述粗糙化处理前的第一相变结构体表面的第一粗糙度；
第一封装层，所述第一封装层位于所述粗糙化处理后的第一相变结构体的表面。
在其他实施例中，所述半导体结构还包括：位于所述待处理层之下的中间电极层、选通层、底部电极层和第一地址线层；
所述半导体器件还包括：在第二方向上交替设置的粗糙化处理后的第二相变结构体和第二刻蚀间隙；所述第二刻蚀间隙包裹所述第一刻蚀间隙，且所述第二刻蚀间隙贯通所述中间电极层、所述选通层、所述底部电极层和所述第一地址线层；
所述粗糙化处理后的第二相变结构体包括所述粗糙化处理后的第一相变结构体；所述粗糙化处理后的第二相变结构体的表面具有第四粗糙度，且所述第四粗糙度大于所述粗糙化处理前的第二相变结构体表面的第三粗糙度；
第二封装层，所述第二封装层位于所述粗糙化处理后的第二相变结构体的表面。
在其他实施例中，所述待处理层还包括在第一方向上交替设置的粗糙化处理后的第三相变结构体和第三刻蚀间隙，所述粗糙化处理后的第三相变结构体的表面具有第六粗糙度，且所述第六粗糙度大于所述粗糙化处理前的第三相变结构体表面的第五粗糙度；
第三封装层，所述第三封装层位于所述粗糙化处理后的第三相变结构体的表面。
在其他实施例中，所述半导体器件还包括：在第一方向上交替设置的粗糙化处理后的第四相变结构体和第四刻蚀间隙；所述第四刻蚀间隙包裹所述第三刻蚀间隙，且所述第四刻蚀间隙贯通所述中间电极层、所述选通层、所述底部电极层和所述第一地址线层；
所述粗糙化处理后的第四相变结构体的表面具有第八粗糙度，且所述第八粗糙度大于所述粗糙化处理前的第四相变结构体表面的第七粗糙度；
第四封装层，所述第四封装层位于所述粗糙化处理后的第四相变结构体的表面。
本申请实施例提供的半导体器件的形成方法及半导体器件，在沉积第一封装层之前，对第一相变结构体的表面进行粗糙化处理，可以提高第一相变结构体表面的粗糙度，进而使得半导体器件中相变材料和相变材料上方、下方的电极与第一封装层之间的粘附性增强，防止相变材料沿电极材料的侧壁扩散，并防止相变材料的成分改变，保证了半导体器件的存储性能。
附图说明
在附图（其不一定是按比例绘制的）中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1A为相关技术中形成的三维相变存储器的透射电镜图；
图1B为相关技术中柱状存储单元的局部放大图；
图1C为相关技术中柱状存储单元的剖面结构示意图；
图2为本申请实施例提供的半导体器件的形成方法的实现流程示意图；
图3A为本申请实施例提供的半导体堆叠结构的三维结构示意图；
图3B为本申请实施例提供的半导体堆叠结构的剖面结构示意图；
图3C为本申请实施例提供的经过刻蚀处理后的形成第一刻蚀间隙和第一相变结构体的剖面结构示意图；
图3D为本申请实施例提供的经过粗糙化处理后的第一相变结构体的结构示意图；
图3E为本申请实施例提供的半导体器件的结构示意图；
图4为本申请实施例提供的半导体器件的形成方法的实现流程示意图；
图5A为本申请实施例提供的半导体堆叠结构的三维结构示意图；
图5B为本申请实施例提供的半导体堆叠结构的剖面结构示意图；
图5C为本申请实施例提供的形成第一刻蚀间隙和第一相变结构体的结构示意图；
图5D为本申请实施例提供的经过粗糙化处理后的第一相变结构体的示意图；
图5E为本申请实施例提供的半导体器件的结构示意图；
图6为本申请实施例提供的半导体器件的形成方法的实现流程示意图；
图7A为本申请实施例提供的半导体堆叠结构的三维结构示意图；
图7B为本申请实施例提供的半导体堆叠结构的剖面结构示意图；
图7C为本申请实施例提供的形成第一刻蚀间隙和第一相变结构体的结构示意图；
图7D为本申请实施例提供的经过粗糙化处理后的第一相变结构体的示意图；
图7E为本申请实施例提供的在第一相变结构体中沉积第一封装层的结构示意图；
图7F为本申请实施例提供的形成第二刻蚀间隙和第二相变结构体的结构示意图；
图7G为本申请实施例提供的经过粗糙化处理后的第二相变结构体的结构示意图；
图7H为本申请实施例提供的在处理后的第二相变结构体中沉积第二封装层后的结构示意图；
图7I为本申请实施例提供的形成第二地址线层和第二硬掩膜层的结构示意图；
图7J为本申请实施例提供的形成第二地址线层和第二硬掩膜层之后，在第二方向上的半导体堆叠结构的剖面示意图；
图7K为本申请实施例提供的形成第三刻蚀间隙和第三相变结构体的剖面结构示意图；
图7L为本申请实施例提供的经过粗糙化处理后的第三相变结构体的示意图；
图7M为本申请实施例提供的在处理后的第三相变结构体中沉积第三封装层的结构示意图；
图7N为本申请实施例提供的形成第四刻蚀间隙和第四相变结构体的剖面结构示意图；
图7O为本申请实施例提供的经过粗糙化处理后的第四相变结构体的示意图；
图7P为本申请实施例提供的在处理后的第四相变结构体中沉积第四封装层的结构示意图；
图8为本申请实施例提供的半导体器件的结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对发明的具体技术方案做进一步详细描述。以下实施例用于说明本申请，但不用来限制本申请的范围。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般来说，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排他性的罗列，方法或者装置也可能包含其他的步骤或元素。
空间关系术语例如“在……上”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用，从而描述图中所示的一个元件或特征与其他元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。当元件或层被称为“在……上”、“与……相邻”或“连接到”其他元件或层时，其可以直接地在其他元件或层上、与之相邻或连接到其他元件或层，或者可以存在居间的元件或层。
在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
相关技术中，在半导体器件，如三维相变存储器的相变材料层、与相变材料层相邻的顶部电极层和底部电极层经过干法刻蚀和湿法清洗之后，直接在刻蚀后的间隙中沉积封装层，以形成三维相变存储器半导体存储单元。如图1A所示，为相关技术中形成的三维相变存储器的透射电镜图，所述三维相变存储器具有顶部存储单元（Top Cell，TC）11和底部存储单元（Bottom Cell，BC）12，其中，顶部存储单元TC包括：位线111、字线112以及位于位线和字线之间的柱状存储单元113；底部存储单元BC包括：位线121、字线122以及位于位线和字线之间的柱状存储单元123。
图1B为相关技术中柱状存储单元123的局部放大图，如图1B所示，所述柱状存储单元123至少包括：相变材料层1231；图1C为相关技术中柱状存储单元123的剖面结构示意图，所述柱状存储单元123还包括：位于所述相变材料层1231之上的电极层1232-1，和位于所述相变材料层1231之下的电极层1232-2。相关技术中，3D PCM存储单元由氮化硅薄层封装，用来防止相变材料的扩散，然而，由于相变材料和相变材料上方、下方的电极层与封装层之间的粘附性不好，导致相变材料容易沿电极材料的侧壁扩散（即沿图1B和1C中箭头所示的方向扩散），进而使得相变材料的组分改变，影响三维相变存储器的存储效果。
基于相关技术中形成半导体器件的方法所存在的上述问题，本申请实施例提供一种半导体器件的形成方法，该方法能够使得电极侧壁和封装层之间的附着力得到改善，并且能够减少相变材料沿电极侧壁和封装层界面的扩散。
实施例一
图2为本申请实施例提供的半导体器件的形成方法的实现流程示意图，如图2所示，所述方法包括以下步骤：
步骤S201、形成半导体堆叠结构。
图3A为本申请实施例提供的半导体堆叠结构的三维结构示意图，图3B为本申请实施例提供的半导体堆叠结构的剖面结构示意图，结合图3A和3B所示，在衬底30之上沉积形成半导体堆叠结构31。
这里，所述衬底30位于整个结构的最底层，所述衬底的材料可以选择硅（Si）、硅锗合金（SiGe）、碳化硅（SiC）、氧化铝（Al2O3）、氮化铝（AlN）、氧化锌（ZnO）、氧化镓（Ga2O3）或铝酸锂（LiAlO2）等中的任意一种。由于Si衬底价格低廉，且易于掺杂，同时易于发生反应生成异质的隔离层，因此本申请实施例中选择Si作为衬底。
所述半导体堆叠结构31是具有一定层数的叠层结构，本申请实施例中，所述半导体堆叠结构31可以通过化学气相沉积（Chemical Vapor Deposition，CVD）、物理气相沉积（Physical Vapor Deposition，PVD）或原子层沉积（Atomic Layer Deposition，ALD）等方法，形成于所述衬底30的表面。
步骤S202、选取所述半导体堆叠结构中的至少一层作为待处理层，在第一方向上，对所述待处理层进行刻蚀，以形成沿第二方向交替排列的第一刻蚀间隙和第一相变结构体。
本申请实施例中，所述第一方向垂直于所述第二方向，所述待处理层为待进行刻蚀处理的所述半导体堆叠结构中的一层或连续的多层。
如图3C所示，为本申请实施例提供的经过刻蚀处理后的形成第一刻蚀间隙和第一相变结构体的剖面结构示意图，这里，对所述半导体堆叠结构31的刻蚀是沿Z轴方向进行的刻蚀，且本申请实施例中，仅仅对所述半导体堆叠结构31中的待处理层31-1进行刻蚀，即保留部分所述半导体堆叠结构31，不对所述半导体堆叠结构31进行完全刻蚀。所述第一方向为X轴方向（参见图3A），所述第二方向为Y轴方向，在对所述半导体堆叠结构31进行刻蚀以后，形成沿Y轴方向交替排列的第一刻蚀间隙311和第一相变结构体312，这里，所述第一相变结构体312的表面具有第一粗糙度。
在一些实施例中，所述刻蚀工艺可以是干法刻蚀工艺，对所述半导体堆叠结构31刻蚀完之后，需要对所述第一相变结构体312的表面进行湿法清洗处理，以去除刻蚀过程的残留物。例如，可以采用稀释后的氢氟酸溶液或去离子水进行清洗。
步骤S203、对每一所述第一相变结构体的表面进行粗糙化处理，以使得处理后的第一相变结构体的表面具有第二粗糙度。
如图3D所示，为本申请实施例提供的经过粗糙化处理后的第一相变结构体的结构示意图，经过粗糙化处理后的第一相变结构体313的表面具有第二粗糙度，且所述第二粗糙度大于所述第一粗糙度。这里，所述粗糙化处理是使得第一相变结构体的表面粗糙度增大的处理方式。
步骤S204、在所述处理后的第一相变结构体周围沉积第一封装层，形成所述半导体器件。
这里，形成所述第一封装层的方法可以是化学气相沉积法，也可以是液相沉积法，本申请实施例中，对形成第一封装层的方法不做限制。
图3E为本申请实施例提供的半导体器件的结构示意图，如图3E所示，所述第一封装层314位于经过粗糙化处理后的第一相变结构体313的表面，形成封装结构。所述第一封装层可以是氮化硅层，也可以是氮化硅层和氧化物层循环交替层。本申请实施例中，对每一所述第一相变结构体进行粗糙化处理后，所述第一相变结构体的表面粗糙度更高，更容易与所述第一封装层粘结。即经过粗糙化处理后的第一相变结构体的表面与所述第一封装层之间的第一粘结力大于未经过粗糙化处理的第一相变结构体的表面与所述第一封装层之间的第二粘结力。
本申请实施例提供的半导体器件的形成方法，在沉积第一封装层之前，对第一相变结构体的表面进行粗糙化处理，可以提高第一相变结构体表面的粗糙度，进而使得半导体器件中相变材料和相变材料上方、下方的电极与第一封装层之间的粘附性增强，防止相变材料沿电极材料的侧壁扩散，并防止相变材料的成分改变，保证了半导体器件的存储性能。
实施例二
图4为本申请实施例提供的半导体器件的形成方法的实现流程示意图，本申请实施例中，如图4所示，所述方法包括以下步骤：
步骤S401、由下至上依次堆叠形成中间电极层、相变材料层和顶部电极层，以形成所述半导体堆叠结构。
图5A为本申请实施例提供的半导体堆叠结构的三维结构示意图，图5B为本申请实施例提供的半导体堆叠结构的剖面结构示意图，结合图5A和5B所示，所述半导体堆叠结构50至少包括：顶部电极层502-1、相变材料层503和中间电极层502-2。其中，所述顶部电极层502-1位于所述相变材料层503之上，且与所述相变材料层503相邻；所述中间电极层502-2位于所述相变材料层503之下，且与所述相变材料层503相邻。所述顶部电极层502-1、所述相变材料层503和所述中间电极层502-2均可以通过PVD的方式沉积形成。所述相变材料层中的相变材料可以是含锗、锑、碲的合成材料（GST），例如，Ge2Sb2Te5；所述相变材料也可以是硫属化物。所述顶部电极层和所述底部电极层由碳电极形成。
在一些实施例中，所述半导体堆叠结构50还包括：选通层（Ovonic ThresholdSwitch，OTS）504和氧化物层505；所述氧化物层505可以由氧化硅形成，其中，所述选通层504位于所述中间电极层502-2之下，所述氧化物层505位于所述选通层504之下。
步骤S402、选取所述相变材料层和所述顶部电极层作为所述待处理层。
所述待处理层为待进行刻蚀处理的所述半导体堆叠结构50中的一层或连续的多层，本申请实施例中，选取所述相变材料层503和顶部电极层502-1作为待处理层。
步骤S403、在所述第一方向上，由上至下依次刻蚀所述顶部电极层和所述相变材料层，直至暴露出所述中间电极层为止，以形成沿第二方向交替排列的第一刻蚀间隙和第一相变结构体。
请继续参见图5A和5B，所述半导体堆叠结构50还包括硬掩膜层501，所述硬掩膜层501可以通过CVD工艺或者通过等离子化学气相沉积等工艺沉积形成。所述硬掩膜层501可以采用无机薄膜材形成，例如，所述硬掩膜层501可以采用碳形成。或者，所述硬掩膜层501的材料也可以选用氧化物、氮化物或者金属等。
在刻蚀工艺中，首先把多重光刻胶图案转移到硬掩模上，形成所述刻蚀图案，然后通过硬掩膜层501将最终图案刻蚀转移到半导体堆叠结构50中的顶部电极层502-1上。
如图5C所示，为本申请实施例提供的形成第一刻蚀间隙和第一相变结构体的结构示意图，结合图5A和图5C，这里，所述第一方向为X轴方向，所述第二方向为Y轴方向，所述第一方向与所述第二方向垂直。刻蚀所述顶部电极层502-1和所述相变材料层503的刻蚀方向（即Z轴方向），与所述第一方向和所述第二方向垂直。本申请实施例中，沿Z轴方向，通过所述硬掩膜层501依次刻蚀所述顶部电极层502-1和所述相变材料层503，直至暴露出所述中间电极层502-2时停止刻蚀，形成在Y轴方向上交替排列的第一刻蚀间隙511和第一相变结构体512。这里，所述第一相变结构体512的表面具有第一粗糙度。
在一些实施例中，所述刻蚀工艺可以是干法刻蚀工艺，对所述半导体堆叠结构50刻蚀完之后，需要对所述第一相变结构体512的表面进行湿法清洗处理，以去除刻蚀过程的残留物。例如，可以采用稀氢氟酸溶液或去离子水进行清洗。
步骤S404、将特定类型的保护气体，以预设参数作用于每一所述第一相变结构体的表面以进行所述粗糙化处理。
如图5D所示，为本申请实施例提供的经过粗糙化处理后的第一相变结构体的示意图，采用特定类型的保护气体521，沿图5D中箭头所示的方向进行粗糙化处理，经过粗糙化处理后的第一相变结构体513的表面具有第二粗糙度，且所述第二粗糙度大于所述第一粗糙度。
这里，所述特定类型的保护气体包括惰性气体，例如，氩气或者氩气等离子体，所述预设参数为所述保护气体的作用参数。
在一些实施例中，步骤S404可以通过以下步骤来实现：
步骤S4041、将特定类型的第一保护气体，以第一参数作用于每一所述第一相变结构体的表面，实现对所述第一相变结构体表面的清洁处理。
这里，所述第一保护气体包括：任意一种惰性气体或任意一种惰性气体的等离子体；例如，氪气或者氪气等离子体。所述第一参数为所述第一保护气体的作用参数。所述清洁处理是指通过所述第一保护气体清除所述第一相变结构体表面的灰尘等杂质。
步骤S4042、将特定类型的第二保护气体，以第二参数作用于每一所述第一相变结构体的表面，实现对所述第一相变结构体表面的刻蚀处理。
在一些实施例中，在对所述第一相变结构体进行清洁处理之后，还需要将特定类型的第二保护气体，以第二参数作用于每一所述第一相变结构体的表面，实现对所述第一相变结构体表面的刻蚀处理。
这里，所述特定类型的第二保护气体也可以是惰性气体，所述第二保护气体包括：任意一种惰性气体或任意一种惰性气体的等离子体；例如，氦气或者氦气等离子体。所述第一保护气体与所述第二保护气体相同或不同。
所述刻蚀处理是指通过所述第二保护气体在所述清洁处理后的第一相变结构体的表面形成一些微小的凹凸结构，以增加所述清洁处理后的第一相变结构体表面的粗糙度。
本申请实施例中，所述第二参数为所述第二保护气体的作用参数，所述第一参数的类型与所述第二参数的类型相同，且所述第二参数大于所述第一参数，所述第一参数的类型包括以下任意一种：气体压力、气体流量或气体能量。
在一些实施例中，可以同时通过步骤S4041和S4042实现上述粗糙化处理过程，也可以通过步骤S4041或者步骤S4042单独实现上述粗糙化处理过程。
步骤S405、在所述处理后的第一相变结构体周围沉积第一封装层，形成所述半导体器件。
如图5E所示，为本申请实施例提供的半导体器件的结构示意图，所述第一封装层514位于经过粗糙化处理后的第一相变结构体513的表面，形成封装结构。所述第一封装层可以是氮化硅层，也可以是氮化硅层和氧化物层交替形成的封装层，本申请实施例中，所述第一封装层514包括：氮化硅层5141和氧化物层5142。
本申请实施例中，对每一所述第一相变结构体的表面进行粗糙化处理后，所述第一相变结构体表面的粗糙度更高，更容易与所述第一封装层粘结。
本申请实施例提供一种半导体器件的形成方法，在沉积第一封装层之前，对所述第一相变结构体的表面进行清洁处理和/或刻蚀处理，以提高第一相变结构体表面的粗糙度，进而使得半导体器件中相变材料和相变材料上方、下方的电极与第一封装层之间的粘附性增强，防止相变材料沿电极材料的侧壁扩散，并防止相变材料的成分改变，保证了半导体器件的存储性能。
实施例三
图6为本申请实施例提供的半导体器件的形成方法的实现流程示意图，如图6所示，所述方法包括以下步骤：
步骤S601、由下至上依次堆叠形成中间电极层、相变材料层和顶部电极层，以形成半导体堆叠结构。
这里，所述半导体堆叠结构是形成于衬底之上的、具有一定层数的叠层结构，图7A为本申请实施例提供的半导体堆叠结构的三维结构示意图，图7B为本申请实施例提供的半导体堆叠结构的剖面结构示意图，结合图7A和7B所示，所述半导体堆叠结构70至少包括：顶部电极层702-1、相变材料层703和中间电极层702-2。所述相变材料层中的相变材料可以是含锗、锑、碲的合成材料（GST），例如，Ge2Sb2Te5。所述顶部电极层和所述底部电极层均由碳电极形成。
在一些实施例中，所述半导体堆叠结构70还包括：选通层704和氧化物层706，其中，所述选通层由OTS（Ovonic Threshold Switch）材料形成。
步骤S602、选取所述半导体堆叠结构中的至少一层作为待处理层，在第一方向上，对所述待处理层进行刻蚀，以形成沿第二方向交替排列的第一刻蚀间隙和第一相变结构体。
所述待处理层为待进行刻蚀处理的所述半导体堆叠结构70中的一层或连续的多层，本申请实施例中，选取所述相变材料层703和顶部电极层702-1作为待处理层。
请继续参见图7A和7B，所述半导体堆叠结构70还包括第一硬掩膜层701-1，所述第一硬掩模层701-1通过CVD的方法形成于所述顶部电极层702-1之上，用于根据所述第一硬掩膜层701-1上的多重光刻胶图案对所述半导体堆叠结构70进行刻蚀。这里，硬掩膜成分包括TiN、SiN或SiO2等。
如图7C所示，为本申请实施例提供的形成第一刻蚀间隙和第一相变结构体的结构示意图，结合图7A和7C，这里，所述第一方向为X轴方向，所述第二方向为Y轴方向，所述第一方向与所述第二方向垂直。刻蚀所述顶部电极层702-1和所述相变材料层703的刻蚀方向（即Z轴方向），与所述第一方向和所述第二方向垂直。本申请实施例中，沿Z轴方向，通过所述第一硬掩膜层701-1依次刻蚀所述顶部电极层702-1和所述相变材料层703，直至暴露出所述中间电极层702-2时，停止刻蚀，形成在Y轴方向上交替排列的第一刻蚀间隙711和第一相变结构体712。这里，所述第一相变结构体712的表面具有第一粗糙度。
在一些实施例中，所述刻蚀可以是：等离子体刻蚀或光刻，对所述半导体堆叠结构70刻蚀完之后，需要对所述第一相变结构体712的表面进行湿法清洗处理，以去除刻蚀过程的残留物。例如，可以采用稀氢氟酸溶液或去离子水进行清洗。
步骤S603、将特定类型的保护气体，以预设参数作用于每一所述第一相变结构体的表面以进行粗糙化处理。
如图7D所示，为本申请实施例提供的经过粗糙化处理后的第一相变结构体的示意图，经过粗糙化处理后的第一相变结构体713的表面具有第二粗糙度，且所述第二粗糙度大于所述第一粗糙度。
这里，所述特定类型的保护气体可以是惰性气体，例如，氩气、氪气、氩气等离子体或者氪气等离子体。所述预设参数为所述保护气体的作用参数。所述预设参数的类型包括以下任意一种：气体压力、气体流量或气体能量。所述粗糙化处理过程包括：清洁处理过程和/或刻蚀处理过程。
本申请实施例中，通过特定类型的保护气体对所述第一相变结构体的表面进行粗糙化处理，可以提高所述第一相变结构体表面的粗糙度。本申请实施例中，对第一相变结构体进行粗糙化处理的过程与上述实施例中步骤S404的实现过程相同，对于本申请实施例中未详尽披露的技术细节，请参照上述实施例进行理解。
步骤S604、在所述处理后的第一相变结构体周围沉积第一封装层。
如图7E所示，为本申请实施例提供的在第一相变结构体中沉积第一封装层的结构示意图，所述第一封装层可以是氮化硅层，也可以是氮化硅层和氧化物层交替形成的封装层，本申请实施例中，所述第一封装层714包括氮化硅层7141和氧化物层7142。
步骤S605、在所述第一方向上，由上至下依次刻蚀所述中间电极层、所述选通层、所述底部电极层和所述第一地址线层，直至暴露出衬底为止，以形成沿所述第二方向交替排列的第二刻蚀间隙和第二相变结构体。
如图7F所示，为本申请实施例提供的形成第二刻蚀间隙和第二相变结构体的结构示意图，所述半导体堆叠结构70还包括：位于所述中间电极层702-2之下的底部电极层702-3、选通层704、第一地址线层705-1，其中，所述选通层704位于所述中间电极层702-2和所述底部电极层702-3之间，所述第一地址线层705-1位于所述底部电极层702-3与所述氧化物层706之间，所述底部电极层702-3可以是碳电极，所述第一地址线层705-1包括金属钨。所述刻蚀工艺可以是干法刻蚀工艺，例如，等离子体刻蚀工艺或光刻工艺。
这里，所述第一方向为X轴方向，所述第二方向为Y轴方向，刻蚀所述中间电极层702-2、所述选通层704、所述底部电极层702-3和所述第一地址线层705-1的刻蚀方向，与所述第一方向和所述第二方向垂直。本申请实施例中，沿Z轴方向，依次刻蚀所述中间电极层702-2、所述选通层704、所述底部电极层702-3和所述第一地址线层705-1，直至暴露出衬底时，停止刻蚀，形成沿Y轴方向交替排列的第二刻蚀间隙715和第二相变结构体716。这里，所述第二相变结构体716的表面具有第三粗糙度。本申请实施例中，对所述第一地址层705-1的刻蚀可以完全刻蚀，也可以是部分刻蚀。在一些实施例中，所述氧化层706位于所述衬底的表面，且与所述衬底相邻，在刻蚀过程中，当暴露出所述氧化物层706时，停止刻蚀。
在一些实施例中，对所述半导体堆叠结构70刻蚀完之后，需要对所述第二相变结构体716的表面进行湿法清洗处理，以去除刻蚀过程的残留物。例如，可以采用稀氢氟酸溶液或去离子水进行清洗。
步骤S606、对每一所述第二相变结构体的表面进行所述粗糙化处理，以使得处理后的第二相变结构体的表面具有第四粗糙度。
在一些实施例中，在形成所述第二相变结构体以后，还需要对每一所述第二相变结构体的表面进行粗糙化处理，以增加每一所述第二相变结构体表面的粗糙度。
这里，有三种方式可以实现对每一所述第二相变结构体表面的粗糙化处理过程：
第一种：将特定类型的第三保护气体，以第三参数作用于每一所述第二相变结构体的表面，实现对每一所述第二相变结构体表面的清洁处理。
其中，所述第三保护气体包括：任意一种惰性气体或任意一种惰性气体的等离子体；例如，氩气或者氩气等离子体；所述第三参数为所述第三保护气体的作用参数；所述清洁处理是指通过所述第三保护气体清除所述第二相变结构体表面的灰尘等杂质。
第二种：将特定类型的第四保护气体，以第四参数作用于每一所述第二相变结构体的表面，实现对每一所述第二相变结构体表面的刻蚀处理。
其中，所述第四保护气体包括：任意一种惰性气体或任意一种惰性气体的等离子体，所述第四保护气体与所述第三保护气体相同或不同；所述刻蚀处理是指在第二相变结构体的表面形成一些微小的凹凸结构。所述第四参数的类型与所述第三参数的类型相同，且所述第四参数大于所述第三参数，所述第四参数的类型包括以下任意一种：气体压力、气体流量或气体能量。
第三种：将特定类型的第五保护气体，以第五参数作用于每一所述第二相变结构体的表面，同时实现对每一所述第二相变结构体表面的清洁处理和刻蚀处理。
其中，所述特定类型的第五保护气体可以是惰性气体，所述第五保护气体包括：任意一种惰性气体或任意一种惰性气体的等离子体。这里，所述第五参数大于或等于第四参数，所述第四参数大于所述第三参数。
如图7G所示，为本申请实施例提供的经过粗糙化处理后的第二相变结构体的结构示意图，所述粗糙化处理后的第二相变结构体717的表面具有第四粗糙度，且所述第四粗糙度大于所述第三粗糙度。
步骤S607、在所述第二相变结构体的周围沉积第二封装层。
在一些实施例中，也可以不对所述第二相变结构体进行粗糙化处理，即不执行所述步骤S606，直接在所述第二相变结构体716的表面沉积第二封装层。
如图7H所示，为本申请实施例提供的在处理后的第二相变结构体中沉积第二封装层后的结构示意图，所述第二封装层可以是氮化硅层，也可以是氮化硅层和氧化物层交替形成的封装层，本申请实施例中，所述第二封装层718包括：氮化硅层7181和氧化物层7182。
在一些实施例中，对所述第二相变结构体进行粗糙化处理的过程与上述实施例中对所述第一相变结构体的表面的粗糙化处理过程相同，对于本申请实施例中，未详尽披露的技术细节，请参照上述实施例进行理解。
步骤S608、在所述半导体堆叠结构的表面形成第二地址线层和第二硬掩膜层。
本申请实施例中，在沉积第二封装层以后，采用低导热间隙材料，填充所述第二刻蚀间隙，并采用化学机械抛光工艺打磨所述半导体堆叠结构，直至暴露出所述顶部电极层702-1时为止。
图7I为本申请实施例提供的形成第二地址线层和第二硬掩膜层的结构示意图，本申请实施例中，通过PVD或者CVD的方式，在所述半导体堆叠结构70中的顶部电极层702-1的表面沉积形成第二地址线层705-2和第二硬掩膜层701-2。这里，所述第二地址线层705-2与所述第一地址线层705-1相同，所述第二硬掩膜层701-2与所述第一硬掩膜层701-1相同。
步骤S609、在所述第二方向上，由上至下依次刻蚀所述第二地址线层、所述顶部电极层和所述相变材料层，直至暴露出所述中间电极层为止，以形成沿所述第一方向交替排列的第三刻蚀间隙和第三相变结构体。
在一些实施例中，在第一方向上对所述半导体堆叠结构刻蚀完之后，还需要在第二方向上，对所述半导体堆叠结构进行继续刻蚀，以形成完整的半导体结构。
如图7J所示，为本申请实施例提供的形成第二地址线层和第二硬掩膜层之后，在第二方向上的半导体堆叠结构71的剖面示意图，所述第二方向为Y轴方向，所述第一方向为X轴方向，所述第二方向与所述第一方向垂直。刻蚀所述顶部电极层和所述相变材料层的刻蚀方向为Z轴方向，所述刻蚀方向分别与所述第二方向和所述第一方向垂直。
图7K为本申请实施例提供的形成第三刻蚀间隙和第三相变结构体的剖面结构示意图，沿Z轴方向，通过所述第二硬掩膜层701-2依次刻蚀所述第二地址线层705-2、所述顶部电极层702-1和所述相变材料层703，直至暴露出所述中间电极层702-2时，停止刻蚀，形成在X轴方向上交替排列的第三刻蚀间隙719和第三相变结构体720。这里，所述第三相变结构体720的表面具有第五粗糙度。
步骤S610、将特定类型的保护气体，以预设参数作用于每一所述第三相变结构体的表面以进行粗糙化处理。
如图7L所示，为本申请实施例提供的经过粗糙化处理后的第三相变结构体的示意图，经过粗糙化处理后的第三相变结构体721的表面具有第六粗糙度，且所述第六粗糙度大于所述第五粗糙度。这里，对所述第三相变结构体进行粗糙化处理，以提高所述第三相变结构体表面的粗糙度，进而使得所述第三相变结构体与所述第三封装层之间的粘结性更强，避免相变材料沿电极材料的侧壁扩散。
本申请实施例中，对所述第三相变结构体进行粗糙化处理的过程，与上述实施例中对所述第一相变结构体进行粗糙化处理的过程相同。
步骤S611、在所述处理后的第三相变结构体周围沉积第三封装层。
如图7M所示，为本申请实施例提供的在处理后的第三相变结构体中沉积第三封装层的结构示意图，所述第三封装层可以是氮化硅层，也可以是氮化硅层和氧化物层交替形成的封装层，本申请实施例中，所述第三封装层722包括氮化硅层7221和氧化物层7222。
步骤S612、在所述第二方向上，由上至下依次刻蚀所述中间电极层、所述选通层、所述底部电极层和所述第一地址线层，直至暴露出所述衬底为止，以形成沿所述第一方向交替排列的第四刻蚀间隙和第四相变结构体。
这里，刻蚀所述中间电极层、所述选通层、所述底部电极层和所述第一地址线层的刻蚀方向，与所述第一方向和所述第二方向垂直。图7N为本申请实施例提供的形成第四刻蚀间隙和第四相变结构体的剖面结构示意图，如图7N所示，沿Z轴方向，依次刻蚀所述中间电极层702-2、所述选通层704、所述底部电极层702-3和所述第一地址线层705-1，直至暴露出衬底时，停止刻蚀，形成沿Y轴方向交替排列的第四刻蚀间隙723和第四相变结构体724。这里，所述第四相变结构体724的表面具有第七粗糙度。本申请实施例中，对所述第一地址层705-1的刻蚀可以完全刻蚀，也可以是部分刻蚀。在一些实施例中，所述氧化层706位于所述衬底的表面，且与所述衬底相邻，在刻蚀过程中，当暴露出所述氧化物层706时，停止刻蚀。
步骤S613、对每一所述第四相变结构体的表面进行所述粗糙化处理，以使得处理后的第四相变结构体的表面具有第八粗糙度。
如图7O所示，为本申请实施例提供的经过粗糙化处理后的第四相变结构体的示意图，经过粗糙化处理后的第四相变结构体725的表面具有第八粗糙度，且所述第八粗糙度大于所述第七粗糙度。这里，对所述第四相变结构体进行粗糙化处理的过程，与本申请实施例中对所述第二相变结构体进行粗糙化处理的过程相同。
步骤S614、在所述处理后的第四相变结构体周围沉积第四封装层，以形成具有柱状存储单元的所述半导体器件。
如图7P所示，为本申请实施例提供的在处理后的第四相变结构体中沉积第四封装层的结构示意图，所述第四封装层可以是氮化硅层，也可以是氮化硅层和氧化物层交替形成的封装层，本申请实施例中，所述第四封装层726包括氮化硅层7261和氧化物层7262。
本申请实施例提供一种半导体器件的形成方法，在第一方向上，在沉积第一封装层之前，对所述第一相变结构体进行粗糙化处理，并在沉积第二封装层之前，对所述第二相变结构体进行粗糙化处理，可以提高第一相变结构体和第二相变结构体表面的粗糙度；在第二方向上，进行同样的刻蚀和粗糙化处理过程，可以使得半导体器件中相变材料和相变材料上方、下方的电极与第一封装层之间的粘附性、第二封装层与第二刻蚀间隙之间的粘附性增强，防止相变材料沿电极材料的侧壁扩散，并防止相变材料的成分改变，提高了半导体器件的可靠性。
实施例四
在上述任一半导体器件的形成方法实施例的基础上，本申请实施例提供一种半导体器件。如图8所示，为本申请实施例提供的半导体器件的结构示意图，所述半导体器件80包括：
半导体堆叠结构81，所述半导体堆叠结构形成于衬底（图中未示出）之上，所述衬底位于整个结构的最底层，本实施例中可以选择Si作为衬底。
所述半导体堆叠结构81是具有一定层数的叠层结构，所述半导体堆叠结构81可以通过CVD、PVD或ALD等方法，形成于所述衬底的表面。
本申请实施例中，所述半导体堆叠结构81至少包括待处理层，所述待处理层包括：顶部电极层802-1和相变材料层803。在一些实施例中，所述半导体堆叠结构还包括：第一硬掩膜层801、中间电极层802-2、选通层804、底部电极层802-3、第一地址线层805和氧化物层806。其中，所述氧化物层806、第一地址线层805、底部电极层802-3、选通层804、中间电极层802-2、相变材料层803、顶部电极层802-1和第一硬掩膜层801通过PVD方法，依次沉积在衬底上。所述相变材料层中的相变材料可以是含锗、锑、碲的合成材料（GST），例如，Ge2Sb2Te5；所述相变材料也可以是硫属化物。所述顶部电极层和所述中间电极层由碳电极形成。所述第一硬掩膜层801用于根据所述第一硬掩膜层上的多重光刻胶图案对所述半导体堆叠结构81进行刻蚀。
所述待处理层包括在第二方向上交替设置的粗糙化处理后的第一相变结构体和第一刻蚀间隙。
这里，所述第二方向为Y轴方向，所述粗糙化处理后的第一相变结构体811和所述第一刻蚀间隙是通过干法刻蚀工艺，以所述顶部电极层802-1为起点，沿Z轴方向，对所述待处理层进行刻蚀形成。这里，所述刻蚀工艺可以是等离子刻蚀工艺。所述粗糙化处理后的第一相变结构体811的表面具有第二粗糙度，且所述第二粗糙度大于所述粗糙化处理前的第一相变结构体表面的第一粗糙度。
本申请实施例中，所述粗糙化处理过程包括以下三种方式：
第一种：将特定类型的第一保护气体，以第一参数作用于每一所述第一相变结构体的表面，实现对所述相变结构体表面的清洁处理。
第二种：将特定类型的第二保护气体，以第二参数作用于每一所述第一相变结构体的表面，实现对所述相变结构体表面的刻蚀处理；其中，所述第二参数大于所述第一参数。
所述第一保护气体包括：任意一种惰性气体或任意一种惰性气体的等离子体；所述第二保护气体包括：任意一种惰性气体或任意一种惰性气体的等离子体；所述第一保护气体与所述第二保护气体相同或不同。所述第一参数的类型与所述第二参数的类型相同；所述第一参数的类型包括以下任意一种：气体压力、气体流量或气体能量。
第三种：将特定类型的第三保护气体，以第三参数作用于每一所述第一相变结构体的表面，同时实现对所述相变结构体表面的清洁处理和刻蚀处理，所述第三参数大于所述第二参数，所述第二参数大于所述第一参数。
所述第三保护气体包括：任意一种惰性气体或任意一种惰性气体的等离子体；所述第三参数的类型包括以下任意一种：气体压力、气体流量或气体能量。
第一封装层812，所述第一封装层位于所述粗糙化处理后的第一相变结构体的表面。
在所述粗糙化处理后的第一相变结构体811的表面，形成有第一封装层812，所述第一封装层812可以是氮化硅层，也可以是氮化硅层和氧化物层交替层，本申请实施例中，所述第一封装层812包括：氮化硅层8121和氧化物层8122。这里，形成所述第一封装层的方法可以是化学气相沉积法，也可以是液相沉积法，本申请实施例中，对形成第一封装层的方法不做限制。
在一些实施例中，所述半导体器件80还包括：在第二方向上交替设置的粗糙化处理后的第二相变结构体和第二刻蚀间隙。
所述粗糙化处理后的第二相变结构体和所述第二刻蚀间隙是通过刻蚀工艺，以所述中间电极层802-2为起点，沿Z轴方向，依次刻蚀所述中间电极层802-2、所述选通层804、所述底部电极层802-3和所述第一地址线层805形成。所述第二刻蚀间隙包裹所述第一刻蚀间隙，且所述第二刻蚀间隙贯通所述中间电极层802-2、所述选通层804、所述底部电极层802-3和所述第一地址线层805，这里，所述刻蚀工艺也可以是干法刻蚀工艺。所述粗糙化处理后的第二相变结构体的表面具有第四粗糙度，且所述第四粗糙度大于所述粗糙化处理前的第二相变结构体表面的第三粗糙度。
在一些实施例中，所述半导体器件80还包括：第二封装层814，所述第二封装层位于所述粗糙化处理后的第二相变结构体的表面。
在所述粗糙化处理后的第二相变结构体813的表面，形成有第二封装层814，所述第二封装层814可以是氮化硅层，也可以是氮化硅层和氧化物层交替形成的封装层，本申请实施例中，所述第二封装层814包括：氮化硅层8141和氧化物层8142。
在一些实施例中，在第一方向上，在第二刻蚀间隙和第二相变结构体的表面还形成有第二地址线层和第二硬掩膜层。
在一些实施例中，所述待处理层还包括在第一方向上交替设置的粗糙化处理后的第三相变结构体和第三刻蚀间隙。
这里，所述第一方向为X轴方向（图中未示出），所述X轴方向与Y轴方向和Z轴方向垂直。所述第三刻蚀间隙和所述粗糙化处理后的第三相变结构体是通过干法刻蚀工艺，以所述第二地址线层为起点，沿Z轴方向，通过所述第二硬掩膜层，刻蚀所述第二地址线层和所述待处理层形成。所述粗糙化处理后的第三相变结构体的表面具有第六粗糙度，且所述第六粗糙度大于所述粗糙化处理前的第三相变结构体表面的第五粗糙度。
第三封装层，所述第三封装层位于所述粗糙化处理后的第三相变结构体的表面，所述第三封装层可以是氮化硅层，也可以是氮化硅层和氧化物层交替形成的封装层，本申请实施例中，对第三封装层不作限制。
所述半导体器件80还包括：在第一方向上交替设置的粗糙化处理后的第四相变结构体和第四刻蚀间隙；所述第四刻蚀间隙包裹所述第三刻蚀间隙，且所述第四刻蚀间隙贯通所述中间电极层、所述选通层、所述底部电极层和所述第一地址线层。
所述粗糙化处理后的第四相变结构体和第四刻蚀间隙是通过刻蚀工艺，以所述中间电极层802-2为起点，沿Z轴方向，依次刻蚀所述中间电极层802-2、所述选通层804、所述底部电极层802-3和所述第一地址线层805形成。这里，所述刻蚀工艺也可以是干法刻蚀工艺。
所述粗糙化处理后的第四相变结构体包括所述粗糙化处理后的第三相变结构体；所述粗糙化处理后的第四相变结构体的表面具有第八粗糙度，且所述第八粗糙度大于所述粗糙化处理前的第四相变结构体表面的第七粗糙度。
第四封装层，所述第四封装层位于所述粗糙化处理后的第四相变结构体的表面，所述第四封装层可以是氮化硅层，也可以是氮化硅层和氧化物层交替形成的封装层，本申请实施例中，对第四封装层不作限制。
本申请实施例中，对所述第二相变结构体、第三相变结构体和所述第四相变结构体的粗糙化处理的过程，与对第一相变结构体的粗糙化处理的过程相同，这里，不再赘述。
需要说明的是，本申请实施例图8中仅仅示出了所述三维相变存储器的第一方向的结构示意图，对于所述三维相变存储器在第二方向的结构，请参照所述第一方向的结构示意图进行理解。
本申请实施例提供的半导体器件，由于在第一方向上对第一相变结构体和第二相变结构体进行封装之前，进行了粗糙化处理；在第二方向上，对第三相变结构体和第四相变结构体进行封装之前，进行了粗糙化处理，提高了第一相变结构体、第二相变结构体、第三相变结构体、第四相变结构体表面的粗糙度，如此，使得半导体器件中相变材料和相变材料上方、下方的电极与第一封装层、第二封装层、第三封装层和第四封装层之间的粘附性增强，防止相变材料沿电极材料的侧壁扩散，并防止相变材料的成分改变，使得形成的半导体器件具有极大地的可靠性。
需要说明的是，本实施例半导体器件的描述，与上述方法实施例的描述类似，具有同方法实施例相似的有益效果，因此不做赘述。对于本申请半导体器件实施例中未披露的技术细节，请参照本申请上述方法实施例的描述而理解。
本领域内的技术人员应明白，本申请实施例的半导体器件及其形成方法的其他构成以及作用，对于本领域的技术人员而言都是已知的，为了减少冗余，本申请实施例不做赘述。在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”“具体示例”或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本申请的实施例，本领域的普通技术人员可以理解：在不脱离本申请的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本申请的范围由权利要求及其等同限定。

Claims (15)

1.一种半导体器件的形成方法，其特征在于，所述方法包括：
形成半导体堆叠结构；
选取所述半导体堆叠结构中的至少一层作为待处理层，在第一方向上，对所述待处理层进行刻蚀，以形成沿第二方向交替排列的第一刻蚀间隙和第一相变结构体，所述第一相变结构体的表面具有第一粗糙度，所述第一方向垂直于所述第二方向；
对每一所述第一相变结构体的表面进行粗糙化处理，以使得处理后的第一相变结构体的表面具有第二粗糙度，且所述第二粗糙度大于所述第一粗糙度；
在所述处理后的第一相变结构体周围沉积第一封装层，形成所述半导体器件。
2.根据权利要求1所述的方法，其特征在于，所述形成半导体堆叠结构包括：由下至上依次堆叠形成中间电极层、相变材料层和顶部电极层；
所述选取所述半导体堆叠结构中的至少一层作为待处理层，包括：
选取所述相变材料层和所述顶部电极层作为所述待处理层；
对应地，所述在第一方向上，对所述待处理层进行刻蚀，包括：
在所述第一方向上，由上至下依次刻蚀所述顶部电极层和所述相变材料层，直至暴露出所述中间电极层为止；其中，刻蚀所述顶部电极层和所述相变材料层的刻蚀方向，与所述第一方向和所述第二方向垂直。
3.根据权利要求1所述的方法，其特征在于，所述对每一所述第一相变结构体的表面进行粗糙化处理，包括：将特定类型的保护气体，以预设参数作用于每一所述第一相变结构体的表面以进行所述粗糙化处理。
4.根据权利要求3所述的方法，其特征在于，所述将特定类型的保护气体，以预设参数作用于每一所述第一相变结构体的表面以进行所述粗糙化处理，包括：
将特定类型的第一保护气体，以第一参数作用于每一所述第一相变结构体的表面，实现对所述第一相变结构体表面的清洁处理；和/或，
将特定类型的第二保护气体，以第二参数作用于每一所述第一相变结构体的表面，实现对所述第一相变结构体表面的刻蚀处理；其中，所述第二参数大于所述第一参数。
5.根据权利要求4所述的方法，其特征在于，所述第一保护气体包括：任意一种惰性气体或任意一种惰性气体的等离子体；
所述第二保护气体包括：任意一种惰性气体或任意一种惰性气体的等离子体；
所述第一保护气体与所述第二保护气体相同或不同。
6.根据权利要求4所述的方法，其特征在于，所述第一参数的类型与所述第二参数的类型相同；
所述第一参数的类型包括以下任意一种：气体压力、气体流量或气体能量。
7.根据权利要求2所述的方法，其特征在于，所述形成半导体堆叠结构还包括：形成位于所述中间电极层之下的选通层、底部电极层和第一地址线层；
所述在所述处理后的第一相变结构体周围沉积第一封装层，形成所述半导体器件，包括：
在沉积所述第一封装层之后，在所述第一方向上，由上至下依次刻蚀所述中间电极层、所述选通层、所述底部电极层和所述第一地址线层，直至暴露出衬底为止，以形成沿所述第二方向交替排列的第二刻蚀间隙和第二相变结构体，其中，刻蚀所述中间电极层、所述选通层、所述底部电极层和所述第一地址线层的刻蚀方向，与所述第一方向和所述第二方向垂直；
在所述第二相变结构体的周围沉积第二封装层，形成所述半导体器件。
8.根据权利要求7所述的方法，其特征在于，所述第二相变结构体的表面具有第三粗糙度；所述方法还包括：
在形成所述第二相变结构体之后，对每一所述第二相变结构体的表面进行所述粗糙化处理，以使得处理后的第二相变结构体的表面具有第四粗糙度，且所述第四粗糙度大于所述第三粗糙度。
9.根据权利要求7所述的方法，其特征在于，所述方法还包括：
在所述第二相变结构体的周围沉积所述第二封装层之后，对所述第二相变结构体进行打磨，直至暴露出所述顶部电极层；
在所述第二方向上，由上至下依次刻蚀所述顶部电极层和所述相变材料层，直至暴露出所述中间电极层为止，以形成沿所述第一方向交替排列的第三刻蚀间隙和第三相变结构体，所述第三相变结构体的表面具有第五粗糙度；
对每一所述第三相变结构体的表面进行所述粗糙化处理，以使得处理后的第三相变结构体的表面具有第六粗糙度，且所述第六粗糙度大于所述第五粗糙度；
在所述处理后的第三相变结构体周围沉积第三封装层，形成所述半导体器件。
10.根据权利要求9所述的方法，其特征在于，所述在所述处理后的第三相变结构体周围沉积第三封装层，形成所述半导体器件，包括：
在所述第三相变结构体的周围沉积所述第三封装层之后，在所述第二方向上，由上至下依次刻蚀所述中间电极层、所述选通层、所述底部电极层和所述第一地址线层，直至暴露出所述衬底为止，以形成沿所述第一方向交替排列的第四刻蚀间隙和第四相变结构体，其中，刻蚀所述中间电极层、所述选通层、所述底部电极层和所述第一地址线层的刻蚀方向，与所述第二方向和所述第一方向垂直；
在所述第四相变结构体的周围沉积第四封装层，以形成具有柱状存储单元的所述半导体器件。
11.根据权利要求10所述的方法，其特征在于，所述第四相变结构体的表面具有第七粗糙度；所述方法还包括：
在形成所述第四相变结构体之后，对每一所述第四相变结构体的表面进行所述粗糙化处理，以使得处理后的第四相变结构体的表面具有第八粗糙度，且所述第八粗糙度大于所述第七粗糙度。
12.一种半导体器件，其特征在于，应用权利要求1至11任一项所述的形成方法形成的所述半导体器件，至少包括：
半导体堆叠结构；其中，所述半导体堆叠结构至少包括待处理层；
所述待处理层包括在第二方向上交替设置的粗糙化处理后的第一相变结构体和第一刻蚀间隙，所述粗糙化处理后的第一相变结构体的表面具有第二粗糙度，且所述第二粗糙度大于所述粗糙化处理前的第一相变结构体表面的第一粗糙度；
第一封装层，所述第一封装层位于所述粗糙化处理后的第一相变结构体的表面。
13.根据权利要求12所述的半导体器件，其特征在于，所述半导体结构还包括：位于所述待处理层之下的中间电极层、选通层、底部电极层和第一地址线层；
所述半导体器件还包括：在第二方向上交替设置的粗糙化处理后的第二相变结构体和第二刻蚀间隙；所述第二刻蚀间隙包裹所述第一刻蚀间隙，且所述第二刻蚀间隙贯通所述中间电极层、所述选通层、所述底部电极层和所述第一地址线层；
所述粗糙化处理后的第二相变结构体包括所述粗糙化处理后的第一相变结构体；所述粗糙化处理后的第二相变结构体的表面具有第四粗糙度，且所述第四粗糙度大于所述粗糙化处理前的第二相变结构体表面的第三粗糙度；
第二封装层，所述第二封装层位于所述粗糙化处理后的第二相变结构体的表面。
14.根据权利要求13所述的半导体器件，其特征在于，所述待处理层还包括在第一方向上交替设置的粗糙化处理后的第三相变结构体和第三刻蚀间隙，所述粗糙化处理后的第三相变结构体的表面具有第六粗糙度，且所述第六粗糙度大于所述粗糙化处理前的第三相变结构体表面的第五粗糙度；
第三封装层，所述第三封装层位于所述粗糙化处理后的第三相变结构体的表面。
15.根据权利要求14所述的半导体器件，其特征在于，所述半导体器件还包括：在第一方向上交替设置的粗糙化处理后的第四相变结构体和第四刻蚀间隙；所述第四刻蚀间隙包裹所述第三刻蚀间隙，且所述第四刻蚀间隙贯通所述中间电极层、所述选通层、所述底部电极层和所述第一地址线层；
所述粗糙化处理后的第四相变结构体包括所述粗糙化处理后的第三相变结构体；所述粗糙化处理后的第四相变结构体的表面具有第八粗糙度，且所述第八粗糙度大于所述粗糙化处理前的第四相变结构体表面的第七粗糙度；
第四封装层，所述第四封装层位于所述粗糙化处理后的第四相变结构体的表面。
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