CN112103244A - 一种tft阵列基板及其制作方法 - Google Patents

一种tft阵列基板及其制作方法 Download PDF

Info

Publication number
CN112103244A
CN112103244A CN202011001924.5A CN202011001924A CN112103244A CN 112103244 A CN112103244 A CN 112103244A CN 202011001924 A CN202011001924 A CN 202011001924A CN 112103244 A CN112103244 A CN 112103244A
Authority
CN
China
Prior art keywords
layer
tft
hole
manufacturing
insulating layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011001924.5A
Other languages
English (en)
Inventor
宋安鑫
李元行
韩正宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujian Huajiacai Co Ltd
Original Assignee
Fujian Huajiacai Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujian Huajiacai Co Ltd filed Critical Fujian Huajiacai Co Ltd
Priority to CN202011001924.5A priority Critical patent/CN112103244A/zh
Publication of CN112103244A publication Critical patent/CN112103244A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs

Abstract

发明公开了一种TFT阵列基板及其制作方法，基板分为第一TFT区域和第二TFT区域；第一TFT区域制作第一有源层，将第一有源层划分为沟道区域和导体化区域；沟道区域上制作第一栅极绝缘层；第一栅极绝缘层上制作第一金属层；制作隔离层，蚀刻位于第二TFT区域上的所隔离层；蚀刻隔离层，形成两个第一通孔；同时制作第一源极、第一漏极和第二金属层，第一源极、第一漏极通过两个第一通孔与有源层上的导体化区域连接；所第二金属层置于第二TFT区域上。通过TFT阵列基板定义为两个区域，减少第二TFT退火制程H离子扩散，提升第二TFT器件稳定性，同时由于隔离层仅保留在第一TFT区域，第二TFT膜层厚度减薄，透过率增大，可提升显示效果。

Description

一种TFT阵列基板及其制作方法
技术领域
本发明涉及TFT阵列基板制作领域，尤其涉及一种TFT阵列基板及其制作方法。
背景技术
铟镓锌氧化物IGZO(indiumgalliumzincoxide)，其载流子迁移率为非晶硅的20-30倍，可以实现超高的分辨率的TFT-LCD，同时由于其高透明性，低成本，低制造温度等特点，在工业生产中得到广泛应用。
由于低温多晶硅(LTPS)作为沟道层材料拥有更高的载流子迁移率(约为IGZO-TFT的3～10倍)，因此可作为周边GIP区域驱动TFT，利用其高载流子迁移率的特点，可以实现窄边框设计，但由于IGZO-TFT相比于LTPS-TFT拥有更小的Ioff，显示区域使用IGZO-TFT只需要单栅极就可抑制漏电问题，从而实现低功耗的目的。现有LTPO技术，LTPS-TFT作为GIP区域，IGZO-TFT作为显示区域(AA区)，可以利用LTPS技术的高迁移率特性实现窄边框化，同时利用IGZO技术的低Ioff特性实现低功耗。因此，业界诸如厂商均开始投入LTPO型TFT开发，实现窄边框低功耗显示技术，现有LTPO技术，LTPSTFT1通常采用顶栅自对准结构结构，IGZOTFT2通常采用BCE结构，在LTPS工艺中，ILD层通常使用SiOx/SiNx双层结构，其中SiNx膜质H离子含量较高，在后续退火制程中H离子移动，可起到poly-Si沟道晶格修补作用，改善器件的亚阈值摆幅，SiOx膜质因为其低介电常数可以减少寄生电容；但TFT2中IGZO层对H离子较敏感，大量H离子移动易造成TFT2Vth漂移，因此要减少IGZOTFT2退火制程中H离子扩散。
发明内容
为此，需要提供一种TFT阵列基板及其制作方法，减少第二TFT退火制程中H离子扩散。
为实现上述目的，本申请提供了一种TFT阵列基板的制作方法，包括步骤：
将基板分为第一TFT区域和第二TFT区域；
于第一TFT区域制作第一有源层，并将第一有源层划分为沟道区域和导体化区域，所述导体化区域设置于所述沟道区域两侧；
于所述沟道区域上制作第一栅极绝缘层；
于第一栅极绝缘层上制作第一金属层；
制作含有SiNx的隔离层，并蚀刻隔离层，去除位于所述第二TFT区域上的所述隔离层并形成以所述导体化区域为底的两个第一通孔；
同时制作第一源极、第一漏极和第二金属层，所述第一源极、第一漏极分别通过两个所述第一通孔与所述有源层上的导体化区域连接；所第二金属层置于所述第二TFT区域上；
制作第二栅极绝缘层，所述第二栅极绝缘层设置在所述第一TFT区域和第二TFT区域上，覆盖第一源极、第一漏极和第二金属层，所述第二栅极绝缘层为SiOx结构。
进一步地，还包括步骤包括：
制作第二有源层于第二栅极绝缘层上，且所述第二有源层位于所述第二金属层上方；
制作第二源极和第二漏极，所述第二源极和第二漏极分别与第二有源层两侧连接。
进一步地，还包括步骤：
制作绝缘层，所述绝缘层设置在所述第一TFT区域和第二TFT区域上，并于所述绝缘层上制作以第二源极或第二漏极为底的第二通孔；
于所述第二通孔两侧分别制作两个ITOBC；
制作钝化层，所述钝化层设置在所述第一TFT区域和第二TFT区域上，并于所述钝化层上蚀刻第三通孔，所述第三通孔与所述第二通孔共用一个底面；
制作ITOPE，使所述ITOPE与所述第二源极或第二漏极连接。
进一步地，所述于第二通孔两侧分别制作两个ITOBC步骤包括：
于所述绝缘层上制作平坦层，所述平坦层设置在所述第一TFT区域和第二TFT区域上，且覆盖于所述绝缘层上；并于所述平坦层上蚀刻形成第四通孔，所述第四通孔与所述第二通孔相导通设置；
于所述第四通孔两侧分别制作两个ITOBC。
进一步地，在所述于第一TFT区域制作第一有源层，并将第一有源层划分为沟道区域和导体化区域，所述导体化区域设置于所述沟道区域两侧步骤前，还包括步骤：
制作缓冲层与所述基板上。
进一步地，在所述制作第二有源层于第二栅极绝缘层上，且所述第二有源层位于所述第二金属层上方步骤后，还包括步骤：
在所述第二栅极绝缘层上制作蚀刻阻挡层，所述蚀刻阻挡层设置在所述第一TFT区域和第二TFT区域上；
蚀刻所述蚀刻阻挡层，形成以所述第二有源层为底的两个第五通孔，且所述第二源极和第二漏极分别通过一个第五通孔与所述第二有源层连接。
为实现上述目的，本申请还提供了一种TFT阵列基板结构，所述基板上设置有第一TFT区域和第二TFT区域，所述基板上设置有第一有源层、第一栅极绝缘层、第一金属层、隔离层、第一源极和第一漏极；
所述基板的第一TFT区域上设置有第一有源层设置于基板上，且所述第一有源层分为沟道区域和导体化区域，所述第一栅极绝缘层设置于所述沟道区域上，所述第一金属层设置于所述第一栅极绝缘层上，所述隔离层覆盖在第一有源层、第一栅极绝缘层和第一金属层上，所述第一源极和第一漏极通过所述隔离层上的第一通孔与所述导体化区域连接；
所述第二TFT包括：第二金属层、第二栅极绝缘层、第二有源层、第二源极和第二漏极；所述第二金属层置于基板上，且所述第二栅极绝缘层覆盖在所述第二金属层以及所述第一TFT上；所述第二有源层置于所述第二栅极层上，且位于所述第二金属层上方；于所述第二有源层两侧分别设置有第二源极和第二漏极，所述第二源极和第二漏极与所述第二有源层连接。
进一步地，还包括：绝缘层、钝化层、ITOBC、ITOPE；
所述钝化层置于所述第一TFT、第二TFT上，且所述绝缘层上设置有以第二源极或者第二漏极为底的第二通孔，所述ITOBC分别置于所述第二通孔两侧；所述钝化层置于所述绝缘层上，且于所述第二通孔处开设有第三通孔，所述第三通孔与所述第二通孔共用一个底面，所述ITOPE通过第三通孔与底部的第二源极或者第二漏极连接。
进一步地，还包括：平坦层；所述平坦层设置于所述绝缘层与所述钝化层之间，且所述平坦层位于第二通孔上设置有第四通孔，所述第四通孔与所述第二通孔、第三通孔相导通设置；所述ITOBC设置于所述平坦层上，且设置于第四通孔的两侧。
进一步地，还包括：ESL；所述ESL设置于所述绝缘层与所述第二栅极绝缘层之间，且位于所述第二有源层的两侧上设置有第五通孔，所述第二源极、第二漏极通过所述第五通孔与所述第二有源层连接。
区别于现有技术，上述技术方案通过TFT阵列基板定义为两个区域，其中第一TFT采用顶栅自对准结构，为GIP区域；第二TFT采用底栅结构(BCE/ESL结构)，为显示区域(AA区)，由于LTPS工艺中，隔离层通常使用SiOx/SiNx双层结构，SiNx膜质H离子含量较高，在后续退火制程中H离子移动，可起到第一有源层晶格修补作用，改善器件SS,但第二TFT中的第二有源层对H离子较敏感，大量H离子移动易造成Vth漂移，因此将第一TFT的所述间隔离层ILD蚀刻至仅保留在第一TFT区域中，减少第二TFT退火制程H离子扩散，提升第二TFT器件稳定性，同时由于隔离层仅保留在第一TFT区域，AA区第二TFT膜层厚度减薄，透过率增大，可提升显示效果。
附图说明
图1为背景技术LTPO阵列基板的结构剖面示意图；
图2为具体实施方式所述第一有源层结构图；
图3为具体实施方式所述第一TFT结构图；
图4为具体实施方式所述第二TFT结构图；
图5为一种TFT阵列基板结构图。
图6为具体实施方式所述蚀刻阻挡层结构图。
附图标记说明：
1、基板；2、第一TFT区域；3、第二TFT区域；
21、第一TFT；
31、第二TFT；32、绝缘层；33、ITOBC；34、钝化层；35、ITOPE；36、平坦层；37、缓冲层；38、蚀刻阻挡层；
211、第一有源层；212、第一栅极绝缘层；213、第一金属层；214、隔离层；215、第一通孔；216、第一源极；217、第一漏极；
311、第二金属层；312、第二栅极绝缘层；313、第二有源层；314、第二源极；315、第二漏极；381、第五通孔；
321、第二通孔；341、第三通孔；361、第四通孔；
2111、沟道区域；2112、导体化区域。
具体实施方式
为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。
请参阅图1至6，本实施例提供了一种TFT阵列基板的制作方法，包括步骤：将基板1分为第一TFT区域2和第二TFT区域3；于第一TFT区域2制作第一有源层211，并将第一有源层211划分为沟道区域2111和导体化区域2112，所述导体化区域2112设置于所述沟道区域2111两侧；于所述沟道区域2111上制作第一栅极绝缘层212；于第一栅极绝缘层212上制作第一金属层213；制作隔离层214，并蚀刻位于所述第二TFT区域3上的所隔离层214；蚀刻隔离层214，形成以所述导体化区域2112为底的两个第一通孔215；制作第一源极216、第一漏极217和第二金属层311，所述第一源极216、第一漏极217分别通过两个所述第一通孔215与所述有源层上的导体化区域2112连接；所第二金属层311置于所述第二TFT区域3上；所述基板1为玻璃基板。需要说明的是，在本实施例中，所述第一有源层211为多晶硅有源层。在实际工艺中，通过掩膜板制作所述第一有源层211，在制作所述第一有源层211后，可以对所述第一有源层211进行部分的导体化，将所述第一有源层211分为导体化区域2112以及沟道区域2111，所述导体化区域2112设置于所述沟道区域2111两侧；通过一掩膜板制作所述第一栅极绝缘层212于所述沟道区域2111上，需要说明的是，所述第一栅极绝缘层212将所述沟道区域2111完全覆盖，制作所述第一金属层213于所述第一栅极绝缘层212上。需要进一步说明的是，所述隔离层214为ILD隔离层214，且材料为SiNx，在制作所述隔离层214时，先将将所述隔离层214涂布至所有区域，在通孔掩膜板蚀刻去除位于所述第二TFT区域3上的所述隔离层214，再通过掩膜板蚀刻两个第一通孔215，使所述第一源极216和第一漏极217与所述第一有源层211的所述导体化区域2112连接。在制作完成第一TFT21后与所述第二TFT区域3上制作第二TFT31。在制作第一源极216、第一漏极217和第二金属层311的时候，通过掩膜板整体制备一层金属层，再经图案化后，于所述第一TFT区域2上的所述隔离层214上形成所述第一源极216和第一漏极217，在第二TFT区域3的所述基板1上形成第二金属层311，在制作第一源极216、第一漏极217和第二金属层311使用一层光罩，且三者的材料相同。上述技术方案通过TFT阵列基板1定义为两个区域，其中第一TFT21采用顶栅自对准结构，为GIP区域；第二TFT31采用底栅结构(BCE/ESL结构)，为显示区域(AA区)，由于LTPS工艺中，隔离层214通常使用SiOx/SiNx双层结构，SiNx膜质H离子含量较高，在后续退火制程中H离子移动，可起到第一有源层211晶格修补作用，改善器件SS,但第二TFT31中的第二有源层313对H离子较敏感，大量H离子移动易造成Vth漂移，因此将第一TFT21的所述间隔离层214ILD蚀刻至仅保留在第一TFT区域2中，减少第二TFT31退火制程H离子扩散，提升第二TFT31器件稳定性，同时由于隔离层214仅保留在第一TFT区域2，AA区第二TFT31膜层厚度减薄，透过率增大，可提升显示效果。所述隔离层的H离子大于所述第二栅极绝缘层中的H离子。
在某些实施例前，在所述“于第一TFT区域2制作第一有源层211，并将第一有源层211划分为沟道区域2111和导体化区域2112，所述导体化区域2112设置于所述沟道区域2111两侧”步骤前，还包括步骤：制作缓冲层37与所述基板1上。
请参阅图4，在本实施例中，还步骤包括：制作第二栅极绝缘层312，所述第二栅极绝缘层312设置在所述第一TFT区域2和第二TFT区域3上；制作第二有源层313于第二栅极绝缘层312上，且所述第二有源层313位于所述第二金属层311上方；制作第二源极314和第二漏极315，所述第二源极314和第二漏极315分别与第二有源层313两侧连接。需要说明的是，所述第二栅极绝缘层312覆盖于所述第二金属层311和所述第一TFT21上，且所述第二栅极绝缘层312采用的材料为SiOx；位于所述第二TFT区域3的所述第二栅极绝缘层312的高度小于所述第一TFT区域2的所述第二栅极绝缘层312的高度。所述第二有源层313为IGZO，制作所述第二有源层313于所述第二栅极层上，且位于所述第二金属层311的上方。并于第二有源层313两侧制作第二源极314和第二漏极315。第二TFT31厚度在防止第二TFT31Vth漂移的同时，减薄第二TFT31的厚度，可进一步增大透过率，提升显示效果。
请参阅图4至5，在本实施例中，制作绝缘层32，所述绝缘层32设置在所述第一TFT区域2和第二TFT区域3上，并于所述绝缘层32上制作以第二源极314或第二漏极315为底的第二通孔321；于所述第二通孔321两侧分别制作两个ITOBC33；制作钝化层34，所述钝化层34设置在所述第一TFT区域2和第二TFT区域3上，并于所述钝化层34上蚀刻第三通孔341，所述第三通孔341与所述第二通孔321共用一个底面；制作ITOPE35，使所述ITOPE35与所述第二源极314或第二漏极315连接。需要说明的是，在本实施例中，所述绝缘层32为绝缘层32PV；所述第二通孔321与所述第三通孔341共用一个底面，底面为第二源极314或者第二漏极315，且所述钝化层34置于所述绝缘层32上，同时覆盖在所述第二通孔321的侧壁上，所述ITOPE35通过第三通孔341与所述第二源极314或第二漏极315连接。第二TFT31厚度在防止第二TFT31Vth漂移的同时，减薄第二TFT31的厚度，可进一步增大透过率，提升显示效果。
请参阅图5，在本实施例中，所述“于第二通孔321两侧分别制作两个ITOBC33”步骤替换为：于所述绝缘层32上制作平坦层36，所述平坦层36设置在所述第一TFT区域2和第二TFT区域3上，且覆盖于所述绝缘层32上；并于所述平坦层36上蚀刻形成第四通孔361，所述第四通孔361与所述第二通孔321、第三通孔341相导通设置；于所述第四通孔361两侧分别制作两个ITOBC33。需要进一步说明的是，所述第四通孔361与所述第二通孔321是相导通设置，所述钝化层34置于所述平坦层36上，且覆盖于所述第四通孔361和第二通孔321的侧壁上；所述钝化层34为钝化层34CH、所述平坦层36为平坦层36OC。
请参阅图6，在另一实施例中，在所述“制作第二有源层313于第二栅极绝缘层312上，且所述第二有源层313位于所述第二金属层311上方”步骤后，还包括步骤：在所述第二栅极绝缘层312上制作蚀刻阻挡层38，所述蚀刻阻挡层38设置在所述第一TFT区域2和第二TFT区域3上，即，将第一TFT区域2和第二TFT区域3完全覆盖；蚀刻所述蚀刻阻挡层38，形成以所述第二有源层313为底的两个第五通孔381，且所述第二源极314和第二漏极315分别通过一个第五通孔381与所述第二有源层313连接。在本实施例中，可保护所述第二有源层313不受后续工艺及环境影响。
所述第一TFT区域2上设置有第一TFT21；第二TFT区域3上设置有第二TFT31；第一TFT21为LTPS型TFT，采用顶栅自对准结构，为GIP区域；第二TFT31为IGZO型TFT，采用BCE结构，为显示区域(AA区)由于在所在玻璃基板上的不同区域前后进行两种不同类型的TFT制备，使得第一TFT21的制备不会影响第二TFT31制备，从而降低了整个TFT阵列基板的制程风险，进而提升了本申请TFT阵列基板上的器件的稳定性。
请参阅图5至6，在本实施例中还提供了一种TFT阵列基板结构，所述基板上设置有第一TFT区域和第二TFT区域，且所述第一TFT区域上设置有第一TFT，所述第二TFT区域上设置有第二TFT；所述第一TFT21包括：第一有源层211、第一栅极绝缘层212、第一金属层213、隔离层214、第一源极216和第一漏极217；所述第一有源层211设置于基板1上，且所述第一有源层211分为沟道区域2111和导体化区域2112，所述第一栅极绝缘层212设置于所述沟道区域2111上，所述第一金属层213设置于所述第一栅极绝缘层212上，所述隔离层214覆盖在第一有源层211、第一栅极绝缘层212和第一金属层213上，所述第一源极216和第一漏极217通过所述隔离层214上的第一通孔215与所述导体化区域2112连接；所述第二TFT31包括：第二金属层311、第二栅极绝缘层312、第二有源层313、第二源极314和第二漏极315；所述第二金属层311置于基板1上，且所述第二栅极绝缘层312覆盖在所述第二金属层311以及所述第一TFT21上；所述第二有源层313置于所述第二栅极层上，且位于所述第二金属层311上方；于所述第二有源层313两侧分别设置有第二源极314和第二漏极315，所述第二源极314和第二漏极315与所述第二有源层313连接。需要说明的是，所述基板1为玻璃基板。在本实施例中，所述第一有源层211为多晶硅有源层。所述第一有源层211部分为导体化区域2112，将所述第一有源层211分为导体化区域2112以及沟道区域2111，所述导体化区域2112设置于所述沟道区域2111两侧；需要说明的是，所述第一栅极绝缘层212将所述沟道区域2111完全覆盖。需要进一步说明的是，所述隔离层214为ILD隔离层214，且材料为SiNx，且所述隔离层214仅位于所述第一TFT区域2内，同时所述隔离层214上还设置有两个第一通孔215，所述第一源极216和第一漏极217与所述第一有源层211的所述导体化区域2112连接。所述第一源极216、第一漏极217和第二金属层311三者的材料相同，且一同制作。所述第一TFT区域2上设置有第一TFT21；第二TFT区域3上设置有第二TFT31；第一TFT21为LTPS型TFT，采用顶栅自对准结构，为GIP区域；第二TFT31为IGZO型TFT，采用BCE结构，为显示区域(AA区)由于在所在玻璃基板上的不同区域前后进行两种不同类型的TFT制备，使得第一TFT21的制备不会影响第二TFT31制备，从而降低了整个TFT阵列基板的制程风险，进而提升了本申请TFT阵列基板上的器件的稳定性。
请参阅图5，在某些实施中，还包括：绝缘层32、钝化层34、ITOBC33、ITOPE35；所述钝化层34置于所述第一TFT21、第二TFT31上，且所述绝缘层32上设置有以第二源极314或者第二漏极315为底的第二通孔321，所述ITOBC33分别置于所述第二通孔321两侧；所述钝化层34置于所述绝缘层32上，且于所述第二通孔321处开设有第三通孔341，所述第三通孔341与所述第二通孔321共用一个底面，所述ITOPE35通过第三通孔341与底部的第二源极314或者第二漏极315连接。需要说明的是，在本实施例中，所述绝缘层32为绝缘层32PV；所述第二通孔321与所述第三通孔341共用一个底面，底面为第二源极314或者第二漏极315，且所述钝化层34置于所述绝缘层32上，同时设置在所述第二通孔321的侧壁上，所述ITOPE35通过第三通孔341与所述第二源极314或第二漏极315连接。第二TFT31厚度在防止第二TFT31Vth漂移的同时，减薄第二TFT31的厚度，可进一步增大透过率，提升显示效果。
请参阅图5，在本实施例中，还包括：平坦层36；所述平坦层36设置于所述绝缘层32与所述钝化层34之间，且所述平坦层36位于第二通孔321上设置有第四通孔361，所述第四通孔361与所述第二通孔321、第三通孔341相导通设置；所述ITOBC33设置于所述平坦层36上，且设置于第四通孔361的两侧。需要进一步说明的是，所述第四通孔361与所述第二通孔321是相导通设置，所述钝化层34置于所述平坦层36上，且覆盖于所述第四通孔361和第二通孔321的侧壁上；所述钝化层34为钝化层34CH、所述平坦层36为平坦层OC。
请参阅图6，在本实施例中，还包括：ESL；所述ESL设置于所述绝缘层32与所述第二栅极绝缘层312之间，且位于所述第二有源层313的两侧上设置有第五通孔381，所述第二源极314、第二漏极315通过所述第五通孔381与所述第二有源层313连接。在本实施例中，可保护所述第二有源层313不受后续工艺及环境影响。
需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本发明的专利保护范围。因此，基于本发明的创新理念，对本文所述实施例进行的变更和修改，或利用本发明说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本发明的专利保护范围之内。

Claims (10)

1.一种TFT阵列基板的制作方法，其特征在于，包括步骤：
将基板分为第一TFT区域和第二TFT区域；
于第一TFT区域制作第一有源层，并将第一有源层划分为沟道区域和导体化区域，所述导体化区域设置于所述沟道区域两侧；
于所述沟道区域上制作第一栅极绝缘层；
于第一栅极绝缘层上制作第一金属层；
制作含有SiNx的隔离层，并蚀刻隔离层，去除位于所述第二TFT区域上的所述隔离层并形成以所述导体化区域为底的两个第一通孔；
同时制作第一源极、第一漏极和第二金属层，所述第一源极、第一漏极分别通过两个所述第一通孔与所述有源层上的导体化区域连接；所第二金属层置于所述第二TFT区域上；
制作第二栅极绝缘层，所述第二栅极绝缘层设置在所述第一TFT区域和第二TFT区域上，覆盖第一源极、第一漏极和第二金属层，所述第二栅极绝缘层为SiOx结构。
2.根据权利要求1所述一种TFT阵列基板的制作方法，其特征在于，还包括步骤包括：
制作第二有源层于第二栅极绝缘层上，且所述第二有源层位于所述第二金属层上方；
制作第二源极和第二漏极，所述第二源极和第二漏极分别与第二有源层两侧连接。
3.根据权利要求2所述一种TFT阵列基板的制作方法，其特征在于，还包括步骤：
制作绝缘层，所述绝缘层设置在所述第一TFT区域和第二TFT区域上，并于所述绝缘层上制作以第二源极或第二漏极为底的第二通孔；
于所述第二通孔两侧分别制作两个ITO BC；
制作钝化层，所述钝化层设置在所述第一TFT区域和第二TFT区域上，并于所述钝化层上蚀刻第三通孔，所述第三通孔与所述第二通孔共用一个底面；
制作ITO PE，使所述ITO PE与所述第二源极或第二漏极连接。
4.根据权利要求3所述一种TFT阵列基板的制作方法，其特征在于，所述于第二通孔两侧分别制作两个ITO BC步骤包括：
于所述绝缘层上制作平坦层，所述平坦层设置在所述第一TFT区域和第二TFT区域上，且覆盖于所述绝缘层上；并于所述平坦层上蚀刻形成第四通孔，所述第四通孔与所述第二通孔相导通设置；
于所述第四通孔两侧分别制作两个ITO BC。
5.根据权利要求1所述一种TFT阵列基板的制作方法，其特征在于，在所述于第一TFT区域制作第一有源层，并将第一有源层划分为沟道区域和导体化区域，所述导体化区域设置于所述沟道区域两侧步骤前，还包括步骤：
制作缓冲层与所述基板上。
6.根据权利要求2所述一种TFT阵列基板的制作方法，其特征在于，在所述制作第二有源层于第二栅极绝缘层上，且所述第二有源层位于所述第二金属层上方步骤后，还包括步骤：
在所述第二栅极绝缘层上制作蚀刻阻挡层，所述蚀刻阻挡层设置在所述第一TFT区域和第二TFT区域上；
蚀刻所述蚀刻阻挡层，形成以所述第二有源层为底的两个第五通孔，且所述第二源极和第二漏极分别通过一个第五通孔与所述第二有源层连接。
7.一种TFT阵列基板结构，其特征在于，所述基板上设置有第一TFT区域和第二TFT区域，所述基板上设置有第一有源层、第一栅极绝缘层、第一金属层、隔离层、第一源极和第一漏极；
所述基板的第一TFT区域上设置有第一有源层设置于基板上，且所述第一有源层分为沟道区域和导体化区域，所述第一栅极绝缘层设置于所述沟道区域上，所述第一金属层设置于所述第一栅极绝缘层上，所述隔离层覆盖在第一有源层、第一栅极绝缘层和第一金属层上，所述第一源极和第一漏极通过所述隔离层上的第一通孔与所述导体化区域连接；
所述第二TFT包括：第二金属层、第二栅极绝缘层、第二栅极层、第二有源层、第二源极和第二漏极；所述第二金属层置于基板上，且所述第二栅极绝缘层覆盖在所述第二金属层以及所述第一TFT上；所述第二有源层置于所述第二栅极层上，且位于所述第二金属层上方；于所述第二有源层两侧分别设置有第二源极和第二漏极，所述第二源极和第二漏极与所述第二有源层连接。
8.根据权利要求7所述一种TFT阵列基板结构，其特征在于，还包括：绝缘层、钝化层、ITO BC、ITO PE；
所述钝化层置于所述第一TFT、第二TFT上，且所述绝缘层上设置有以第二源极或者第二漏极为底的第二通孔，所述ITO BC分别置于所述第二通孔两侧；所述钝化层置于所述绝缘层上，且于所述第二通孔处开设有第三通孔，所述第三通孔与所述第二通孔共用一个底面，所述ITO PE通过第三通孔与底部的第二源极或者第二漏极连接。
9.根据权利要求8所述一种TFT阵列基板结构，其特征在于，还包括：平坦层；所述平坦层设置于所述绝缘层与所述钝化层之间，且所述平坦层位于第二通孔上设置有第四通孔，所述第四通孔与所述第二通孔、第三通孔相导通设置；所述ITO BC设置于所述平坦层上，且设置于第四通孔的两侧。
10.根据权利要求7所述一种TFT阵列基板结构，其特征在于，还包括：ESL；所述ESL设置于所述绝缘层与所述第二栅极绝缘层之间，且位于所述第二有源层的两侧上设置有第五通孔，所述第二源极、第二漏极通过所述第五通孔与所述第二有源层连接。
CN202011001924.5A 2020-09-22 2020-09-22 一种tft阵列基板及其制作方法 Pending CN112103244A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011001924.5A CN112103244A (zh) 2020-09-22 2020-09-22 一种tft阵列基板及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011001924.5A CN112103244A (zh) 2020-09-22 2020-09-22 一种tft阵列基板及其制作方法

Publications (1)

Publication Number Publication Date
CN112103244A true CN112103244A (zh) 2020-12-18

Family

ID=73754875

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011001924.5A Pending CN112103244A (zh) 2020-09-22 2020-09-22 一种tft阵列基板及其制作方法

Country Status (1)

Country Link
CN (1) CN112103244A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023184337A1 (zh) * 2022-03-31 2023-10-05 京东方科技集团股份有限公司 薄膜晶体管和显示面板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104867959A (zh) * 2015-04-14 2015-08-26 深圳市华星光电技术有限公司 双栅极氧化物半导体tft基板的制作方法及其结构
CN105679714A (zh) * 2016-01-27 2016-06-15 深圳市华星光电技术有限公司 阵列基板及其制作方法
CN109309122A (zh) * 2018-09-17 2019-02-05 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
CN110828477A (zh) * 2019-10-28 2020-02-21 武汉华星光电技术有限公司 一种阵列基板、其制备方法及其显示面板
CN213212166U (zh) * 2020-09-22 2021-05-14 福建华佳彩有限公司 一种tft阵列基板结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104867959A (zh) * 2015-04-14 2015-08-26 深圳市华星光电技术有限公司 双栅极氧化物半导体tft基板的制作方法及其结构
CN105679714A (zh) * 2016-01-27 2016-06-15 深圳市华星光电技术有限公司 阵列基板及其制作方法
CN109309122A (zh) * 2018-09-17 2019-02-05 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
CN110828477A (zh) * 2019-10-28 2020-02-21 武汉华星光电技术有限公司 一种阵列基板、其制备方法及其显示面板
CN213212166U (zh) * 2020-09-22 2021-05-14 福建华佳彩有限公司 一种tft阵列基板结构

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023184337A1 (zh) * 2022-03-31 2023-10-05 京东方科技集团股份有限公司 薄膜晶体管和显示面板

Similar Documents

Publication Publication Date Title
US9768323B2 (en) Manufacture method of dual gate oxide semiconductor TFT substrate and structure thereof
EP2736077B1 (en) Array substrate and method for fabricating array substrate, and display device
US9799677B2 (en) Structure of dual gate oxide semiconductor TFT substrate
CN108538860B (zh) 顶栅型非晶硅tft基板的制作方法
WO2016176881A1 (zh) 双栅极tft基板的制作方法及其结构
CN102522410B (zh) 一种薄膜晶体管阵列基板及其制作方法
US10409115B2 (en) Liquid crystal display panel, array substrate and manufacturing method thereof
US11355519B2 (en) Array substrate, manufacturing method thereof, and display device
CN105489552A (zh) Ltps阵列基板的制作方法
US20170373181A1 (en) Metal oxide thin film transistors (tfts) and the manufacturing method thereof
CN110620119A (zh) 阵列基板及其制备方法
CN110534577B (zh) 一种薄膜晶体管及制备方法
CN105118808A (zh) 一种阵列基板及其制作方法
US10121883B2 (en) Manufacturing method of top gate thin-film transistor
CN108565247B (zh) Ltps tft基板的制作方法及ltps tft基板
US11342431B2 (en) Thin film transistor and manufacturing method thereof, array substrate and display device
WO2016033836A1 (zh) 氧化物半导体tft基板的制作方法及结构
CN102629611B (zh) 一种显示装置、阵列基板及其制作方法
CN111710725A (zh) 双栅电极金属氧化物薄膜晶体管及其制备方法
US10629746B2 (en) Array substrate and manufacturing method thereof
WO2016026177A1 (zh) Tft基板的制作方法及其结构
CN213212166U (zh) 一种tft阵列基板结构
US9768324B2 (en) Co-planar oxide semiconductor TFT substrate structure and manufacture method thereof
CN112103244A (zh) 一种tft阵列基板及其制作方法
CN108122759B (zh) 薄膜晶体管及其制作方法、阵列基板及显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination