CN112019779A - 一种超大阵列图像传感器的校准型面阵驱动电路及方法 - Google Patents

Abstract

本发明为一种超大阵列图像传感器的校准型面阵驱动电路及方法，包括行驱动电路A、行驱动电路B和驱动校准电路；所述行驱动电路A和行驱动电路B的版图结构相同，分别连接像元面阵，对像元面阵产生驱动信号；所述驱动校准电路的输入端连接产生图像传感器控制信号的状态机的输出端，驱动校准电路的输出端分别连接行驱动电路A和行驱动电路B的输入端；所述驱动校准电路将状态机输入的控制信号分为两路，一路控制信号通过延时校准后输出至行驱动电路A，另一路控制信号直接输出至行驱动电路B。本发明实现了对像元阵列的可靠控制，支持芯片的拼接复用，具有设计结构简单、可移植性强，可靠性高的优点。

Description

一种超大阵列图像传感器的校准型面阵驱动电路及方法

技术领域

本发明涉及CMOS图像传感器技术领域，具体为一种超大阵列图像传感器的校准型面阵驱动电路及方法。

背景技术

近几年来，随着核心电子器件的国产化进程，超大规模图像传感器作为重要的图像采集核心元件，在航天、天文观测、军事侦察等领域受到广泛关注。超大规模像元面阵带来了更大的观测范围、高分辨率及出色的色彩表现力，但超大规模像元面阵也面临着众多设计瓶颈。其中一个就是面阵行控制信号线走线较长，且因面阵特殊性中间无法增加驱动器，由此带来了面阵驱动力不足，像元阵列一致性差的问题。

传统的面阵驱动方式采用单侧译码电路直接控制行线，该方式仅适用于小规模图像传感器。早期的大规模图像传感器采用相同的方案，仅仅在输出端通过增加多个大驱动管来增强信号驱动强度，以满足行线驱动需求。随着图像传感器规模进一步增大，行线负载大大增加，寄生效应增大，单侧行驱动信号的瞬态响应速度进一步减慢，严重的影响了远端像元的成像。为了解决该问题，开始出现双侧驱动的设计方案，但该方案引入了新的问题：工艺条件或应用环境的改变极易导致芯片双侧驱动不匹配，造成像元功耗大、像元驱动信号幅值衰减、像元电荷转移特性差等问题。

发明内容

针对现有技术中存在的问题，本发明提供一种超大阵列图像传感器的校准型面阵驱动电路及方法，结构简单，可测试延时信号，可调节延时配置值，提高了行驱动信号的匹配度，降低了行驱动电路的功耗。

本发明是通过以下技术方案来实现：

一种超大阵列图像传感器的校准型面阵驱动电路，包括行驱动电路A、行驱动电路B和驱动校准电路；

所述行驱动电路A和行驱动电路B的版图结构相同，分别连接像元面阵，对像元面阵产生驱动信号；

所述驱动校准电路的输入端连接产生图像传感器控制信号的状态机的输出端，驱动校准电路的输出端分别连接行驱动电路A和行驱动电路B的输入端；所述驱动校准电路将状态机输入的控制信号分为两路，一路控制信号通过延时校准后输出至行驱动电路A，另一路控制信号直接输出至行驱动电路B。

优选的，所述行驱动电路包括依次连接的数字逻辑区和电平转换区；所述数字逻辑区的输入端连接驱动校准电路；电平转换区的输出端连接像元面阵的行输入端；

所述数字逻辑区工作于低电源域下，对状态机产生的控制信号进行逻辑运算，生成行控制信号；

所述电平转换区对数字逻辑区生成的行控制信号进行电平转换，以驱动高电源域下的像元面阵。

优选的，所述驱动校准电路包括SPI接口、延时寄存器、延时阵列和缓冲分流单元；

所述SPI接口输出端连接延时寄存器输入端，所述延时寄存器输出端连接延时阵列输入端；所述缓冲分流单元输入端连接状态机输出端，缓冲分流单元输出端分别连接延时阵列输入端和行驱动电路B，延时阵列输出端连接行驱动电路A，缓冲分流单元接收状态机控制信号，将状态机控制信号分为两路进行分流输出。

进一步的，所述延时阵列包括多个子电路单元UNIT，所述子电路单元UNIT包括第一逻辑模块F1、第二逻辑模块F2和多个延时步长单元STEP电路；

所述延时寄存器的输出端连接第一逻辑模块F1和第二逻辑模块F2的输入端，所述多个延时步长单元STEP电路串联形成延时通路，相邻的两个延时步长单元STEP电路通过与门电路连接，与门电路的另一个输入端均连接第一逻辑模块F1的输出端；缓冲分流单元输出端连接首个延时步长单元STEP电路的输入端，每偶数个延时步长单元STEP电路的输出端连接第二逻辑模块F2的输入端，第二逻辑模块F2的输出端连接与驱动校准电路近侧的行驱动电路；

缓冲分流单元产生子电路单元UNIT的输入信号SIN，延时寄存器中的延时配置值经第一逻辑模块F1编码后产生开关信号，通过与门电路控制延时通路的信号传播，第二逻辑模块F2根据延时寄存器的延时配置值进行通路选择，产生子电路单元UNIT的输出信号SOUT。

进一步的，所述延时步长单元STEP电路中包括依次串联的奇数个时钟反相器。

一种超大阵列图像传感器的校准型面阵驱动方法，基于上述任意一项所述的一种超大阵列图像传感器的校准型面阵驱动电路，包括，

通过驱动校准电路将图像传感器的状态机控制信号分流为经延时处理后的A组控制信号和未经延时处理的B组控制信号；

A组控制信号经过行驱动电路A转换为行驱动信号A，同时产生指向像元行的行指针A；

B组控制信号经过行驱动电路B转换为行驱动信号B，同时产生指向像元行的行指针B；

行驱动信号A和行驱动信号B同时对像元面阵进行驱动控制；

通过测试行指针A和行指针B的相位差，完成驱动校准电路的延时配置。

优选的，将行驱动电路A和行驱动电路B产生的行指针的相位差设置为延时寄存器的延时配置值。

与现有技术相比，本发明具有以下有益的技术效果：

本发明提供一种超大阵列图像传感器的校准型面阵驱动电路，通过驱动校准电路对分流后的控制信号进行延时校准，使得行驱动电路A和行驱动电路B可以同时产生控制信号，避免双侧驱动信号不匹配造成的像元电荷转移特性变差和成像质量差等问题，降低了行驱动电路的功耗，优化了图像传感器的成像性能，实现了对像元阵列的可靠控制，结构简单，支持图像传感器芯片的拼接复用，可移植性强，可靠性高。

进一步的，通过对行驱动电路进行电源域分区，在低电源域下进行逻辑运算，高电源域下对不同行控制信号分别进行电源电压调整，降低了行驱动电路的功耗，优化了像元面阵的成像性能。

进一步的，当面阵规模、工艺条件或应用环境改变时，可通过调节延时寄存器配置，在不改变延时阵列结构的前提下，实现双侧驱动的精准匹配。

进一步的，通过第一逻辑模块F1编码后产生开关信号对延时通路的信号传播进行控制，避免无意义的信号翻转，减少功耗损失。每个延时步长均跨越偶数个STEP单元和偶数个选择逻辑，以此令所传播信号的上升、下降时间变化相互抵消，从而保证了长距离传输下占空比的稳定性。由于每隔2个STEP单元产生一路延时选择通路，因此驱动校准电路的延时步长为STEP单元延时的2倍。

进一步的，通过将时钟反相器的个数设为奇数，确保延时步长单元STEP电路的输出为输入的反相信号。

本发明提供一种超大阵列图像传感器的校准型面阵驱动方法，通过输出行指针A和行指针B并测量二者之间的相位差，配置驱动校准电路中延时寄存器的值，使得行驱动信号A和行驱动信号B能够同时对像元面阵进行驱动控制。行驱动电路的行指针设计不仅可以增强行驱动电路设计的可测性，同时给驱动校准电路的校准配置提供依据，避免行驱动信号A和行驱动信号B不匹配造成的像元电荷转移特性变差和成像质量差等问题，实现了对像元阵列的可靠控制。

附图说明

图1为本发明实施例像元阵列结构示意图。

图2为本发明实施例单个像元结构示意图。

图3为本发明实施例校准型面阵驱动电路结构示意图。

图4为本发明实施例行驱动电路内部结构示意图。

图5为本发明实施例驱动校准电路结构示意图。

图6为本发明实施例子电路单元UNIT内部结构图。

图7为本发明实施例延时步长单元STEP电路内部结构示意图。

具体实施方式

下面结合具体的实施例对本发明做进一步的详细说明，所述是对本发明的解释而不是限定。

本发明为一种超大阵列图像传感器的校准型面阵驱动电路，包括行驱动电路A、行驱动电路B和驱动校准电路；

行驱动电路A和行驱动电路B为两个版图结构相同的电路，分别设置在像元面阵的两侧，连接像元面阵的行线输入端，两个行驱动电路对像元面阵同时产生驱动信号；

本发明的双侧行驱动电路版图完全一致，分别位于像元面阵两侧，以保证驱动信号的一致性。行驱动电路工作时生成指向像元行的行指针，该指针输出到片外，供测试使用。在双侧行驱动电路的版图结构上，与驱动校准电路同侧的行驱动电路为行驱动电路A，与驱动校准电路不同侧的行驱动电路为行驱动电路B。

行驱动电路，包括依次连接的数字逻辑区和电平转换区。数字逻辑区的输入端连接驱动校准电路；电平转换区的输出端连接像元面阵的行线输入端。本发明所述的一种超大阵列图像传感器的校准型面阵驱动方法，基于上述的一种超大阵列图像传感器的校准型面阵驱动电路来实现，包括，通过驱动校准电路将控制超大阵列图像传感器的状态机控制信号分流为A组控制信号和B组控制信号，A组控制信号为经过驱动校准电路内部的延时阵列进行延时处理后的系列信号，输出至行驱动电路A并经过行驱动电路A逻辑运算后转化为行驱动信号A，同时产生指向像元行的行指针A。

B组控制信号缓冲后输出至行驱动电路B，B组控制信号经过行驱动电路B逻辑运算后转化为行驱动信号B，同时产生指向像元行的行指针B。

行驱动信号A和行驱动信号B同时对像元面阵进行驱动控制；行指针A和行指针B输出到图像传感器芯片外部，供相位差测试使用，通过参照相位差设定延时寄存器中的延时配置值，实现A组控制信号与B组控制信号的同步。

本发明通过双侧行驱动电路和驱动校准电路提高了行线的驱动能力，解决了双侧行驱动信号不匹配的问题。当面阵规模、工艺条件或应用环境改变时，可通过调节延时寄存器中的延时配置值，在不改变原有设计的前提下实现双侧行驱动的精准匹配。同时，通过对行驱动电路进行电源域分区，在低电源域下进行逻辑运算，高电源域下对不同行控制信号分别进行电源域调整，降低了行驱动电路的功耗，优化了图像传感器的成像性能。实现了对像元阵列的可靠控制，支持图像传感器芯片的拼接复用，结构简单、可移植性强，可靠性高。

实施例

本发明的实施例是一款15K×15K超大规模图像传感器，单个像元大小为8um×8um，为5T像元结构，采用拼接、复用工艺进行芯片实现。

在本实施例中，像元阵列的单个像元通过行线及列线彼此相连，如图1所示，行线连接的是同一行像元中功能相同的MOS管栅端，列线为像元光生电荷的输出通道。行线需要驱动一行像元，其负载包括15K个MOS管的栅端电容、行线寄生电容及寄生电阻等。

本实施例中行线长度为12.29cm，长线带来驱动信号的瞬态响应延时较大。

本实施例的5T像元结构如图2所示，包括5个MOS控制管，其中TX管势垒较低，需要负压进行关断；RST作为复位管需要高于VDD的电源电压；PR管为了防止光电二极管电荷溢出，需要高于0的地电压；SEL管则需要正常的模拟电源电压和地电压；SF为源跟随器栅端，不连接行驱动信号。

针对上述长线驱动问题，为了缩短驱动信号建立时间，本实施例提出一种校准型面阵驱动电路，包含双侧行驱动电路及驱动校准电路，如图3所示。双侧行驱动电路版图完全一致，分别位于像元面阵左、右两侧，以保证驱动信号的一致性。行驱动电路工作时生成指向像元行的行指针，该指针输出到片外，供测试使用。

行驱动电路内部包含两部分，如图4所示。数字逻辑区工作于较低的电源域下，接收上级状态机产生的时钟、开窗地址、曝光起止等信号，完成逻辑运算，产生控制像元行的4个输出信号；电平转换区处于较高的电源域下，对数字逻辑区输出进行电平转换，以驱动高电源域下的像元MOS器件。根据像元不同MOS管的工作特性，对不同的像元控制信号分别进行电源域调整：TX信号的地电压接入电荷泵产生的负压；PR信号的电源和地端、RESET信号的电源分别接入外部PAD的独立电源地，实现电压可调。该方案不仅可以降低行驱动电路的功耗，同时解决了像元TX管关断不彻底带来的暗电流问题，并通过PR及RST的独立供电解决FD点复位不足及光电二极管电荷溢出的问题，优化了像元阵列成像性能。

对于双侧行线驱动，两侧行驱动信号的高度匹配至关重要。当两侧驱动信号不匹配时，极易引发行线上的竞争险象，带来像元功耗增大、驱动信号幅值衰减、电荷转移性能变差等问题。由于双侧行驱动电路版图完全一致，因此行驱动电路的输入信号匹配性成为关键影响因素。对于超大规模图像传感器，其电路版图往往具有拼接、复用的特点，上级状态机在电路中的物理位置受到局限。在本实施例中，状态机位于左侧行驱动电路的下方，其产生的输出到达两侧行驱动电路输入端的传播距离相差约12.3cm，在面阵规模切换后，该传输距离也随之变化。传输距离差异带来输入信号间的相位差，同时芯片应用环境的不同也会使该相位差变的不可控，进而影响双侧驱动的一致性。

如图5所示，驱动校准电路包含SPI接口、可配置寄存器、多个子电路UNIT构成的延时阵列等，状态机产生的时钟、曝光起止等信号送入驱动校准电路后，分两路输出，一路经缓冲后直接传出，穿过像元阵列下方的读出电路板块送往较远的右侧行驱动电路，另一路进入延时阵列，驱动校准电路读取延时寄存器中的延时配置值，对控制信号逐一进行延时处理，延时后的信号送入左侧行驱动电路。延时寄存器的配置值可以通过测试双侧行指针的相位差来确定。

子电路单元UNIT内部结构如图6所示。每个UNIT对应一个需要延时调整的信号，包含多个STEP电路和结构相同的选择逻辑。DELAY_SET为寄存器的延时配置值，送入第一逻辑模块F1，经第一逻辑模块F1编码后产生开关信号，对延时通路的信号传播进行控制，避免无意义的信号翻转，减少功耗损失。同时，每两组STEP单元的输出均送入第二逻辑模块F2，根据DELAY_SET进行选择后，产生UNIT单元的最终输出信号SOUT。相比于UNIT单元的输入信号SIN，SOUT延时为DELAY_SET个延时步长。UNIT单元中的STEP个数决定了延时可调范围，该范围应根据不同面阵规模、工艺及应用条件下两侧信号能达到的最大相位偏差来确定。本实施例选择了128个STEP单元。

所述的STEP电路为延时步长单元，内部结构如图7所示，包括奇数个边沿特性良好的时钟反相器，输出为输入的反相信号。STEP电路的输出信号相对于输入信号的延时为校准电路延时步长的1/2，代表着校准电路的调节精度。延时步长的设计往往取决于所传播信号的时序特点及像元结构的响应灵敏度。STEP中选用的时钟反相器数量由延时步长及单元自身延时特性共同决定。在本实施例中，STEP电路中包含21个CLKN单元。

上述驱动校准电路的设计包括了对信号传播过程中占空比变化的考虑。在信号传播过程中，如果通路中选用的单元上拉能力强，下拉能力弱，在信号传播过程中占空比将逐渐增大，反之占空比将逐渐变小。当传播路径上的单元数较多时，上升和下降时间的不一致性将呈现明显的累积效应，使信号占空比发生变化，产生信号失真，甚至会引发系统功能错误。在本设计中，由于子电路UNIT中不仅包含多个STEP单元，同时在STEP单元间仍存在相同的选择逻辑电路，选择逻辑电路的上拉和下拉能力不一定完全匹配，因此在信号传播的路径上，选择逻辑电路可能引入占空比变化。因此，所述的STEP单元选择了边沿特性较好的时钟反相器进行设计，反相器个数为奇数，确保STEP单元的输出为输入的反相信号，同时每个延时步长均跨越偶数个STEP单元和偶数个选择逻辑，以此令所传播信号的上升、下降时间变化相互抵消，从而保证了长距离传输下占空比的稳定性。

上述描述仅是本发明可实施方案的一种，并未包含对本发明范围的任何限定。任何熟悉本发明领域的技术人员根据上述揭示内容作出的变化或替换，均应属本发明中需要保护的范围。

Claims (7)

1.一种超大阵列图像传感器的校准型面阵驱动电路，其特征在于，包括行驱动电路A、行驱动电路B和驱动校准电路；

所述行驱动电路A和行驱动电路B的版图结构相同，分别连接像元面阵，对像元面阵产生驱动信号；

所述驱动校准电路的输入端连接产生图像传感器控制信号的状态机的输出端，驱动校准电路的输出端分别连接行驱动电路A和行驱动电路B的输入端；所述驱动校准电路将状态机输入的控制信号分为两路，一路控制信号通过延时校准后输出至行驱动电路A，另一路控制信号直接输出至行驱动电路B。

2.根据权利要求1所述的一种超大阵列图像传感器的校准型面阵驱动电路，其特征在于，所述行驱动电路包括依次连接的数字逻辑区和电平转换区；所述数字逻辑区的输入端连接驱动校准电路；电平转换区的输出端连接像元面阵的行输入端；

所述数字逻辑区工作于低电源域下，对状态机产生的控制信号进行逻辑运算，生成行控制信号；

所述电平转换区对数字逻辑区生成的行控制信号进行电平转换，以驱动高电源域下的像元面阵。

3.根据权利要求1所述的一种超大阵列图像传感器的校准型面阵驱动电路，其特征在于，所述驱动校准电路包括SPI接口、延时寄存器、延时阵列和缓冲分流单元；

所述SPI接口输出端连接延时寄存器输入端，所述延时寄存器输出端连接延时阵列输入端；所述缓冲分流单元输入端连接状态机输出端，缓冲分流单元输出端分别连接延时阵列输入端和行驱动电路B，延时阵列输出端连接行驱动电路A，缓冲分流单元接收状态机控制信号，将状态机控制信号分为两路进行分流输出。

4.根据权利要求3所述的一种超大阵列图像传感器的校准型面阵驱动电路，其特征在于，所述延时阵列包括多个子电路单元UNIT，所述子电路单元UNIT包括第一逻辑模块F1、第二逻辑模块F2和多个延时步长单元STEP电路；

所述延时寄存器的输出端连接第一逻辑模块F1和第二逻辑模块F2的输入端，所述多个延时步长单元STEP电路串联形成延时通路，相邻的两个延时步长单元STEP电路通过与门电路连接，与门电路的另一个输入端均连接第一逻辑模块F1的输出端；缓冲分流单元输出端连接首个延时步长单元STEP电路的输入端，每偶数个延时步长单元STEP电路的输出端连接第二逻辑模块F2的输入端，第二逻辑模块F2的输出端连接与驱动校准电路近侧的行驱动电路；

缓冲分流单元产生子电路单元UNIT的输入信号SIN，延时寄存器中的延时配置值经第一逻辑模块F1编码后产生开关信号，通过与门电路控制延时通路的信号传播，第二逻辑模块F2根据延时寄存器的延时配置值进行通路选择，产生子电路单元UNIT的输出信号SOUT。

5.根据权利要求4所述的一种超大阵列图像传感器的校准型面阵驱动电路，其特征在于，所述延时步长单元STEP电路中包括依次串联的奇数个时钟反相器。

6.一种超大阵列图像传感器的校准型面阵驱动方法，其特征在于，基于权利要求1-5任意一项所述的一种超大阵列图像传感器的校准型面阵驱动电路，包括，

通过驱动校准电路将图像传感器的状态机控制信号分流为经延时处理后的A组控制信号和未经延时处理的B组控制信号；

A组控制信号经过行驱动电路A转换为行驱动信号A，同时产生指向像元行的行指针A；

B组控制信号经过行驱动电路B转换为行驱动信号B，同时产生指向像元行的行指针B；

行驱动信号A和行驱动信号B同时对像元面阵进行驱动控制；

通过测试行指针A和行指针B的相位差，完成驱动校准电路的延时配置。

7.根据权利要求6所述的一种超大阵列图像传感器的校准型面阵驱动方法，其特征在于，将行驱动电路A和行驱动电路B产生的行指针的相位差设置为延时寄存器的延时配置值。

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