CN111984582A - 一种pcie链路训练方法、设备以及介质 - Google Patents

一种pcie链路训练方法、设备以及介质 Download PDF

Info

Publication number
CN111984582A
CN111984582A CN202010849588.3A CN202010849588A CN111984582A CN 111984582 A CN111984582 A CN 111984582A CN 202010849588 A CN202010849588 A CN 202010849588A CN 111984582 A CN111984582 A CN 111984582A
Authority
CN
China
Prior art keywords
negotiated
data packet
terminal
sequence number
preset
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010849588.3A
Other languages
English (en)
Other versions
CN111984582B (zh
Inventor
彭强
上官宇剑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Inspur Intelligent Technology Co Ltd
Original Assignee
Suzhou Inspur Intelligent Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Inspur Intelligent Technology Co Ltd filed Critical Suzhou Inspur Intelligent Technology Co Ltd
Priority to CN202010849588.3A priority Critical patent/CN111984582B/zh
Publication of CN111984582A publication Critical patent/CN111984582A/zh
Application granted granted Critical
Publication of CN111984582B publication Critical patent/CN111984582B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2213/00—Indexing scheme relating to interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F2213/0026—PCI express

Abstract

本发明公开了一种PCIE链路训练方法，包括以下步骤：响应于训练过程进入配置阶段，协商端向被协商端发送包括第一序列号的第一数据包；判断被协商端向协商端返回的数据包中是否具有第一序列号；响应于被协商端返回的数据包中不具有第一序列号，判断协商端向被协商端发送第一数据包的次数是否达第一预设次数；响应于没有达到第一预设次数，返回协商端向被协商端发送包括第一序列号的第一数据包的步骤。本发明还公开了一种计算机设备以及可读存储介质。本发明提出的方案能够有效压缩PCIE的训练时间，解决PCIE训练超时导致的业务中断的问题。通过只对耗时较少的Configuration进行反复重试，保证即便是出现异常状态也不会导致总训练时长超出200ms。

Description

一种PCIE链路训练方法、设备以及介质
技术领域
本发明PCIE链路训练领域，具体涉及一种PCIE链路训练方法、设备以及存储介质。
背景技术
如图1所示，现有的PCIE的训练流程，包括以下阶段：
(1)Detect阶段：在这个阶段时，发送端TX需要检测接收端RX是否存在且可以正常工作，如果检测正常，才能进入下一阶段。
(2)Polling阶段：进入Polling阶段后，TX和RX之间通过发送TS1、TS2 OS序列来确定Bit Lock，Symbol Lock以及解决Lane极性反转的问题。
(3)Configuration阶段：通过发送TS1、TS2来确定Link/Lane number。
(4)L0阶段：当进入这个阶段时，PCIe链路就可以开始正常工作了。这个状态可以传输TLP，DLLP等报文。
(5)Recovery阶段：Speed Change。因为第一次进入L0状态时，速率是2.5GT/s。当需要进行速率调整5.0GT/s或者8.0GT/s时，需要进入Recovery状态进行Speed Change。这个阶段，Bit Lock、Symbol Lock等都需要重新获取。也即PCIE训练的正常流程为：Detect->Polling->Configuration->L0->Rcovery->L0。
当Configuration阶段异常时，其流程则变为Detect->Polling->Configuration->Detect->Polling->Configuration->，这样反复训练导致造成PCIE训练时间超过200ms，并且由于存储部分应用场景对PCIE训练过程有时间要求，当PCIE训练时间超过200ms，可能会导致系统超时，业务中断。
发明内容
有鉴于此，为了克服上述问题的至少一个方面，本发明实施例提出一种PCIE链路训练方法，包括以下步骤：
响应于训练过程进入配置阶段，协商端向被协商端发送包括第一序列号的第一数据包；
判断所述被协商端向所述协商端返回的数据包中是否具有所述第一序列号；
响应于所述被协商端返回的数据包中不具有所述第一序列号，判断所述协商端向所述被协商端发送所述第一数据包的次数是否达第一预设次数；
响应于没有达到所述第一预设次数，返回所述协商端向被协商端发送包括第一序列号的第一数据包的步骤。
在一些实施例中，还包括：
响应于所述被协商端返回的数据包中具有所述第一序列号，所述协商端向所述被协商端发送包含第二序列号的第二数据包；
判断所述被协商端向所述协商端返回的数据包中是否具有第二序列号；
响应于所述被协商端返回的数据包中不具有所述第二序列号，判断所述协商端向所述被协商端发送所述第二数据包的次数是否达第二预设次数；
响应于没有达到所述第二预设次数，返回所述协商端向所述被协商端发送包括第二序列号的第二数据包的步骤。
在一些实施例中，还包括：
响应于达到所述第一预设次数，退出所述训练过程；
响应于达到所述第二预设次数，退出所述训练过程。
在一些实施例中，还包括：
所述第一预设次数和第二预设次数之和为第三预设次数。
在一些实施例中，还包括：
获取预先保存在第一寄存器中的所述第一预设次数、所述第二预设次数以及所述第三预设次数。
在一些实施例中，还包括：
将所述协商端向所述被协商端发送所述第一数据包的次数和所述协商端向所述被协商端发送所述第二数据包的次数分别记录到预设的第二寄存器中以进行反馈；
将所述配置阶段的协商时间记录到预设的第三寄存器中以进行反馈。
在一些实施例中，还包括：
响应于所述被协商端返回的数据包中具有所述第二序列号，结束所述配置阶段。
在一些实施例中，结束所述配置阶段，进一步包括：
所述协商端向所述被协商端发送第三数据包以结束所述配置阶段。
基于同一发明构思，根据本发明的另一个方面，本发明的实施例还提供了一种计算机设备，包括：
至少一个处理器；以及
存储器，所述存储器存储有可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时执行如上所述的任一种PCIE链路训练方法的步骤。
基于同一发明构思，根据本发明的另一个方面，本发明的实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时执行如上所述的任一种PCIE链路训练方法的步骤。
本发明具有以下有益技术效果之一：本发明提出的方案能够有效压缩PCIE的训练时间，解决PCIE训练超时导致的业务中断的问题。通过只对耗时较少的Configuration进行反复重试，保证即便是出现异常状态也不会导致总训练时长超出200ms。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1为现有技术中的训练过程；
图2为本发明的实施例提供的PCIE链路训练方法的流程示意图；
图3为本发明的实施例提供的计算机设备的结构示意图；
图4为本发明的实施例提供的计算机可读存储介质的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
根据本发明的一个方面，本发明的实施例提出一种PCIE链路训练方法，如图2所示，其可以包括步骤：
S1，响应于训练过程进入配置阶段，协商端向被协商端发送包括第一序列号的第一数据包；
S2，判断所述被协商端向所述协商端返回的数据包中是否具有所述第一序列号；
S3，响应于所述被协商端返回的数据包中不具有所述第一序列号，判断所述协商端向所述被协商端发送所述第一数据包的次数是否达第一预设次数；
S4，响应于没有达到所述第一预设次数，返回所述协商端向被协商端发送包括第一序列号的第一数据包的步骤。
本发明提出的方案能够有效压缩PCIE的训练时间，解决PCIE训练超时导致的业务中断的问题。通过只对耗时较少的Configuration进行反复重试，即当Configuration阶段异常时，流程由Detect->Polling->Configuration->Detect->Polling->Configuration->变为Detect->Polling->Configuration->…Configuration->L0->Rcovery->L0，减少反复training过程中Detect和Rcovery的时间，保证即便是出现异常状态也不会导致总训练时长超出200ms。
在一些实施例中，还包括：
响应于达到所述第一预设次数，退出所述训练过程。
在一些实施例中，判断所述协商端向所述被协商端发送所述第一数据包的次数是否达第一预设次数还包括：
获取预先保存在第一寄存器中的所述第一预设次数以进行比较。
具体的，可以通过在第一寄存器中设置第一预设次数的大小，即设置协商端发送第一数据包的重试次数，在一些实施例中，协商端发送第一数据包的重试次数可以设置为1次到10次。
在一些实施例中，协商端可以在第一数据包中设定Link number(第一序列号)，此时Lane number(第二序列号)＝PAD，并发送给被协商端；而协商端返回的第一个数据包中，Link num仍然是PAD。此时，被协商端处于Configuration.LinkWidth.Start状态。之后被协商端返回的数据包中的Link number如果是设定值(即协商端发送的第一序列号)，则说明正常，此时被协商端率先进入Configuration.LinkWidth.Accept状态。当协商端看到被协商端返回的数据包中Link number已经是设定值，那么就认为Link num已经协商成功，此时协商端也接着进入Configuration.LinkWidth.Accept状态。如果协商端在Configuration.LinkWidth.Start状态，持续预设时间段(例如2ms)收到被协商端返回的数据包中，Link num仍然是PAD，协商端则继续向被协商端发送第一数据包，并继续接收被协商端返回的数据包，如果协商端继续向被协商端发送第一数据包的次数已经达第一预设次数，则退出训练过程，如果能在预设次数内，被协商端能够返回协商端正确的第一序列号，则进行Lane number的协商。
在一些实施例中，进行Lane number的协商时，可以包括：
响应于所述被协商端返回的数据包中具有所述第一序列号，所述协商端向所述被协商端发送包含第二序列号的第二数据包；
判断所述被协商端向所述协商端返回的数据包中是否具有第二序列号；
响应于所述被协商端返回的数据包中不具有所述第二序列号，判断所述协商端向所述被协商端发送所述第二数据包的次数是否达第二预设次数；
响应于没有达到所述第二预设次数，返回所述协商端向所述被协商端发送包括第二序列号的第二数据包的步骤。
在一些实施例中，还包括：
响应于达到所述第二预设次数，退出所述训练过程。
在一些实施例中，判断所述协商端向所述被协商端发送所述第二数据包的次数是否达第二预设次数还包括：
获取预先保存在第一寄存器中的所述第二预设次数以进行比较。
具体的，可以通过在第一寄存器中设置第二预设次数的大小，即设置协商端发送第二数据包的重试次数，在一些实施例中，协商端发送第二数据包的重试次数可以设置为1次到10次。
在一些实施例中，还包括：
响应于所述被协商端返回的数据包中具有所述第二序列号，结束所述配置阶段。随后可以进入所述训练过程的下一阶段。
具体的，进行Lane number的协商时，同样由协商端向被协商端发送包括lanenumber的第二数据包，并且被协商端向协商端返回相应的数据包，当协商端看到被协商端返回的数据包中lane number与第二数据包中的lane number相同，那么就认为lanenumber已经协商成功。如果协商端在持续预设时间段(例如2ms)收到被协商端返回的数据包中，lane number仍然是PAD，协商端则继续向被协商端发送第二数据包，并继续接收被协商端返回的数据包，如果协商端继续向被协商端发送第二数据包的次数已经达第二预设次数，则退出训练过程，如果能在预设次数内，被协商端能够返回协商端正确的第二序列号，则结束所述配置阶段，进入下一阶段。
需要说明的是，第二预设次数也可以是1-10次。
在一些实施例中，还包括：
所述第一预设次数和第二预设次数之和为第三预设次数，其中第三预设次数可以预先保存在第一寄存器中。
具体的，协商端发送第一数据包的次数和发送第二数据包的次数之和可以小于第三预设次数，也即只要协商端重复发送第一数据包的第一预设次数和重复发送第二数据包的第二预设次数之和小于第三预设次数即可进入下一阶段。
在一些实施例中，还包括：
将所述协商端向所述被协商端发送所述第一数据包的次数和所述协商端向所述被协商端发送所述第二数据包的次数分别记录到预设的第二寄存器中以进行反馈；
将所述配置阶段的协商时间记录到预设的第三寄存器中以进行反馈。
具体的，可以增加记录重试次数的第二寄存器和增加计时的第三寄存器，这样相关的管理软件可以通过查询相关寄存器就可以判断协商次数，协商时间等信息，通过这些信息判断相关芯片设计的优劣和链路设计的优劣，同时增强芯片的可定位性和可靠性。
在一些实施例中，结束所述配置阶段，进一步包括：
所述协商端向所述被协商端发送第三数据包以结束所述配置阶段。
本发明提出的方案可以在Configuration出现异常时反复重试，从而有效压缩PCIE的训练时间，能够将训练时间压缩为原来的十分之一，明显提升存储和服务器设备的可靠性，解决PCIE训练超时导致的业务中断的问题。
基于同一发明构思，根据本发明的另一个方面，如图3所示，本发明的实施例还提供了一种计算机设备501，包括：
至少一个处理器520；以及
存储器510，存储器510存储有可在处理器上运行的计算机程序511，处理器520执行程序时执行如上的任一种PCIE链路训练方法的步骤。
基于同一发明构思，根据本发明的另一个方面，如图4所示，本发明的实施例还提供了一种计算机可读存储介质601，计算机可读存储介质601存储有计算机程序指令610，计算机程序指令610被处理器执行时执行如上的任一种PCIE链路训练方法的步骤。
最后需要说明的是，本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，可以通过计算机程序来指令相关硬件来完成，的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。
此外，应该明白的是，本文的计算机可读存储介质(例如，存储器)可以是易失性存储器或非易失性存储器，或者可以包括易失性存储器和非易失性存储器两者。
本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。
以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，磁盘或光盘等。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims (10)

1.一种PCIE链路训练方法，其特征在于，包括以下步骤：
响应于训练过程进入配置阶段，协商端向被协商端发送包括第一序列号的第一数据包；
判断所述被协商端向所述协商端返回的数据包中是否具有所述第一序列号；
响应于所述被协商端返回的数据包中不具有所述第一序列号，判断所述协商端向所述被协商端发送所述第一数据包的次数是否达第一预设次数；
响应于没有达到所述第一预设次数，返回所述协商端向被协商端发送包括第一序列号的第一数据包的步骤。
2.如权利要求1所述的方法，其特征在于，还包括：
响应于所述被协商端返回的数据包中具有所述第一序列号，所述协商端向所述被协商端发送包含第二序列号的第二数据包；
判断所述被协商端向所述协商端返回的数据包中是否具有第二序列号；
响应于所述被协商端返回的数据包中不具有所述第二序列号，判断所述协商端向所述被协商端发送所述第二数据包的次数是否达第二预设次数；
响应于没有达到所述第二预设次数，返回所述协商端向所述被协商端发送包括第二序列号的第二数据包的步骤。
3.如权利要求2所述的方法，其特征在于，还包括：
响应于达到所述第一预设次数，退出所述训练过程；
响应于达到所述第二预设次数，退出所述训练过程。
4.如权利要求2所述的方法，其特征在于，还包括：
所述第一预设次数和第二预设次数之和为第三预设次数。
5.如权利要求4所述的方法，其特征在于，还包括：
获取预先保存在第一寄存器中的所述第一预设次数、所述第二预设次数以及所述第三预设次数。
6.如权利要求2所述的方法，其特征在于，还包括：
将所述协商端向所述被协商端发送所述第一数据包的次数和所述协商端向所述被协商端发送所述第二数据包的次数分别记录到预设的第二寄存器中以进行反馈；
将所述配置阶段的协商时间记录到预设的第三寄存器中以进行反馈。
7.如权利要求2所述的方法，其特征在于，还包括：
响应于所述被协商端返回的数据包中具有所述第二序列号，结束所述配置阶段。
8.如权利要求2所述的方法，其特征在于，结束所述配置阶段，进一步包括：
所述协商端向所述被协商端发送第三数据包以结束所述配置阶段。
9.一种计算机设备，包括：
至少一个处理器；以及
存储器，所述存储器存储有可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时执行如权利要求1-8任意一项所述的方法的步骤。
10.一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，其特征在于，所述计算机程序被处理器执行时执行如权利要求1-8任意一项所述的方法的步骤。
CN202010849588.3A 2020-08-21 2020-08-21 一种pcie链路训练方法、设备以及介质 Active CN111984582B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010849588.3A CN111984582B (zh) 2020-08-21 2020-08-21 一种pcie链路训练方法、设备以及介质

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010849588.3A CN111984582B (zh) 2020-08-21 2020-08-21 一种pcie链路训练方法、设备以及介质

Publications (2)

Publication Number Publication Date
CN111984582A true CN111984582A (zh) 2020-11-24
CN111984582B CN111984582B (zh) 2023-01-06

Family

ID=73443919

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010849588.3A Active CN111984582B (zh) 2020-08-21 2020-08-21 一种pcie链路训练方法、设备以及介质

Country Status (1)

Country Link
CN (1) CN111984582B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112925730A (zh) * 2021-03-25 2021-06-08 湖南国科微电子股份有限公司 一种PCIe设备链路训练控制方法及系统
CN117171083A (zh) * 2023-06-07 2023-12-05 沐曦集成电路(南京)有限公司 基于nak的自适应修复pcie接口互连链路的系统

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109495463A (zh) * 2018-11-02 2019-03-19 郑州云海信息技术有限公司 一种链路宽度协商方法、装置及计算机可读存储介质
CN111158975A (zh) * 2019-12-06 2020-05-15 苏州浪潮智能科技有限公司 一种监控bmc的方法、设备以及存储介质

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109495463A (zh) * 2018-11-02 2019-03-19 郑州云海信息技术有限公司 一种链路宽度协商方法、装置及计算机可读存储介质
CN111158975A (zh) * 2019-12-06 2020-05-15 苏州浪潮智能科技有限公司 一种监控bmc的方法、设备以及存储介质

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112925730A (zh) * 2021-03-25 2021-06-08 湖南国科微电子股份有限公司 一种PCIe设备链路训练控制方法及系统
CN117171083A (zh) * 2023-06-07 2023-12-05 沐曦集成电路(南京)有限公司 基于nak的自适应修复pcie接口互连链路的系统
CN117171083B (zh) * 2023-06-07 2024-05-03 沐曦集成电路(南京)有限公司 基于nak的自适应修复pcie接口互连链路的系统

Also Published As

Publication number Publication date
CN111984582B (zh) 2023-01-06

Similar Documents

Publication Publication Date Title
JP4768017B2 (ja) ポイントツーポイント・リンクのネゴシエーション方法および装置
CN111984582B (zh) 一种pcie链路训练方法、设备以及介质
US20050254456A1 (en) Transmitter, receiver, data transfer system, transmission method, reception method, computer program for transmission, computer program for reception, and recording medium
US20170104607A1 (en) Methods to avoid i2c void message in i3c
TWI408931B (zh) 資料通訊裝置、及通訊控制方法、以及程式産品
CN111371631B (zh) 一种心跳机制检测方法、终端设备和存储介质
CN108683528B (zh) 一种数据传输方法、中心服务器、服务器及数据传输系统
US20170272339A1 (en) Method and apparatus for detecting connectivity
US20220182305A1 (en) Request Processing System and Method Thereof
CN117220837A (zh) 一种数据传输方法、存储介质及设备
JP5125430B2 (ja) 情報処理装置及び情報処理方法
CN111277455A (zh) Can网络波特率识别方法、装置、设备和存储介质
CN113645103B (zh) 视频监控平台与前端设备间通信链路异常检测方法及装置
JP2002244775A (ja) Ｕｓｂデバイス
CN111757371A (zh) 一种传输时延的统计方法、服务器及存储介质
CN112235221B (zh) Bpsk信号解码方法及装置
CN114826542A (zh) 基于异步串行通信的数据传输方法、装置、设备及介质
CN114443537A (zh) 一种pcie信号发送端参数配置方法、装置、设备及介质
US7165127B2 (en) Flow control for interfaces providing retransmission
JP3609701B2 (ja) 単方向シリアルデータ通信方式におけるエラーデータ報知方法及び報知システム
JP4157064B2 (ja) 同期開始信号検出装置、その検出方法、及びそのプログラム
CN1996895A (zh) 信息处理装置和方法、以及程序
JP3408495B2 (ja) 再送電文二重通知防止方法
CN111903096B (zh) 通信系统、接收装置、发送间隔变更方法及计算机程序
CN114372298A (zh) 数据完整性的确定方法、装置、计算机设备及存储介质

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant