CN111969051A - 具有高可靠性的分离栅vdmos器件及其制造方法 - Google Patents

具有高可靠性的分离栅vdmos器件及其制造方法 Download PDF

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Abstract

本发明提供一种具有高可靠性的分离栅VDMOS器件及其制造方法，包括第一导电类型衬底，第一导电类型漂移区，第一介质氧化层，分离栅多晶电极，第二介质氧化层，第三介质氧化层，控制栅多晶电极，第二导电类型阱区，重掺杂第一导电类型区，重掺杂第二导电类型区，源极金属接触，控制栅金属接触和分离栅金属接触。通过在过渡区增大槽宽，增加一次过渡区栅多晶刻蚀，形成控制栅多晶和栅氧化层包围分离栅金属接触的结构，避免了常规分离栅引出所需要的控制栅和分离栅之间的介质氧化层隔离，杜绝了厚氧隔离所带来的吸硼排磷问题和曲率效应带来的电场集中问题，以及存在厚氧隔离时过渡区耗尽不足问题，消除器件过渡区的提前击穿，保证器件耐压。

Description

具有高可靠性的分离栅VDMOS器件及其制造方法
技术领域
本发明属于功率半导体领域，具体涉及一种具有高可靠性的分离栅VDMOS器件及其制作方法，包括元胞区、过渡区和终端区。
背景技术
功率器件由于其优越的特性被广泛应用于移动通信、汽车电子、移动终端等各个领域中，沟槽VDMOS作为最广泛应用的功率器件之一，对其结构的改进一直源源不断。其中分离栅(Split-Gate VDMOS)由于分离栅电极起纵向场板辅助耗尽的作用，提高了漂移区掺杂浓度降低器件导通电阻，同时屏蔽了栅极与漏极之间的电容，带来了优异的开关特性，因此受到了广泛的关注。如何在不改变器件特性的情况下引出分离栅是分离栅VDMOS器件设计的关键问题，传统引出方式往往需要介质氧化层隔离控制栅和分离栅，氧化层隔离处往往存在吸硼排磷效应以及曲率效应带来的电场集中问题，影响器件耐压，在器件漂移区浓度增加时将更加为明显；同时由于隔离的厚氧化层处无控制栅多晶，过渡区有可能存在耗尽不足问题，同样会影响器件耐压。
发明内容
本发明针对背景技术存在的缺陷，为杜绝分离栅引出位置的厚氧化层吸硼排磷效应和曲率效应带来的电场集中以及过渡区耗尽不足带来的提前击穿问题，提出一种具有高可靠性的分离栅VDMOS器件。
为实现上述发明目的，本发明技术方案如下：
一种具有高可靠性的分离栅VDMOS器件，包括：
重掺杂第一导电类型衬底11、第一导电类型漂移区12、第一介质氧化层31、分离栅多晶电极41、第二介质氧化层32、第三介质氧化层33、控制栅多晶电极42、第二导电类型阱区21、重掺杂第一导电类型区13、重掺杂第二导电类型区22、源极金属接触51、控制栅金属接触52、分离栅金属接触53、第四介质氧化层34；
在元胞区，所述的第一介质氧化层31、第二介质氧化层32、第三介质氧化层33和第四介质氧化层34、分离栅多晶电极41以及控制栅多晶电极42组成的槽结构位于第一导电漂移区12的中间，重掺杂第一导电类型区13位于器件表面，源极金属接触51沿纵向贯穿重掺杂第一导电类型区13并延伸到第二导电类型阱区21中内，重掺杂第二导电类型区22相切于源极接触金属51下方，控制栅金属接触52位于槽结构中间与控制栅多晶电极42相连；
在过渡区，所述的第一介质氧化层31、第二介质氧化层32、第三介质氧化层33、第四介质氧化层34和分离栅多晶电极41以及控制栅多晶42组成的槽结构位于第一导电类型区12中间，且分离栅多晶电极41分为左右两半并与元胞区控制栅多晶电极42相连，分离栅金属接触53从两边的控制栅多晶电极42中间贯穿第四介质氧化层34、第二介质氧化层32、并与分离栅多晶电极41相连，控制栅多晶电极42在靠近终端的位置重新相连围绕分离栅金属接触53；
在终端区，第一介质氧化层31、分离栅多晶电极41、源极金属接触51共同组成槽结构位于第一导电类型漂移区12中。
作为优选方式，过渡区槽结构宽度大于等于元胞区和终端区的槽结构宽度。
作为优选方式，分离栅金属接触53被第二介质氧化层32、第三介质氧化层33、第四介质氧化层34、控制栅多晶电极42包围并与分离栅多晶电极41相连。
作为优选方式，元胞区和终端区的源极金属接触51、分离栅金属接触53引出后连接同一电位。
作为优选方式，终端区槽结构的个数大于等于1，元胞区和过渡区的深槽不与终端区深槽相连。
作为优选方式，第二导电类型阱区21无需掩膜版阻挡，直接注入形成遍及整个元胞区、过渡区和终端区，重掺杂第一导电类型区13使用同样方式得到。
作为优选方式，过渡区槽结构在靠近终端一侧为矩形或弧形结构。
作为优选方式，所述器件的半导体材料是Si或SiC半导体材料。
作为优选方式，第一导电类型为N型，第二导电类型为P型；或第一导电类型为P型，第二导电类型N型。
本发明还提供上述具有超结结构的分离栅器件制造方法，包括如下步骤：
步骤1：第一导电类型漂移区12内刻蚀深槽并进行热氧化形成第一介质氧化层31；
步骤2：淀积分离栅多晶电极41并刻蚀元胞区和过渡区的分离栅多晶；
步骤3：热氧化后淀积形成第二介质氧化层32；
步骤4：热氧化形成第三介质氧化层33；
步骤5：淀积形成控制栅多晶电极42；
步骤6：第二导电类型阱区21、重掺杂第一导电类型区13和重掺杂第二导电类型区22注入推结；
步骤7：在过渡区局部刻蚀控制栅多晶，并淀积第四介质氧化层34；
步骤8：源极、控制栅、分离栅金属接触形成。
本发明的有益效果为：通过元胞区域过渡区渐变槽的引入，在过渡区形成被控制栅多晶和栅氧化层包围的分离栅多晶接触金属，避免了传统分离栅结构中厚氧化层隔离引出分分离栅存在的吸硼排磷效应和曲率效应带来的电场集中以及过渡区耗尽不足问题，杜绝了器件在过渡区的提前击穿，同时缩小了分离栅多晶电极引出所需的过渡区面积。
附图说明
图1为常规分离栅VDMOS器件结构示意图；
图2为图1所示常规分离栅VDMOS器件结构沿B线的剖面图；
图3为本发明实施例1的具有高可靠性的分离栅VDMOS器件结构示意图；
图4为实施例1中的结构图沿A、B线剖面图；
图5为发明实施例2的具有高可靠性的分离栅VDMOS器件俯视图；
图6为发明实施例3的具有高可靠性的分离栅VDMOS器件俯视图；
图7为发明实施例4的具有高可靠性的分离栅VDMOS器件结构示意图；
图8(a)-8(h)为实施例1中具有高可靠性的分离栅VDMOS器件的制作方法示意图；
11为重掺杂第一导电类型衬底、12为第一导电类型漂移区、13为重掺杂第一导电类型区、21为第二导电类型阱区、22为重掺杂第二导电类型区、31为第一介质氧化层、32为第二介质氧化层、33为第三介质氧化层、34为第四介质氧化层、41为分离栅多晶电极、42为控制栅多晶电极、51为源极金属接触、52为控制栅金属接触、53为分离栅金属接触。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如图1和图2所示，为常规分离栅VDMOS器件的结构示意图及其剖面图，其特点在于分离栅金属接触53和控制栅金属接触52需要通过第二介质氧化层32隔离，且第二介质氧化层32与第二导电类型阱区21接触，因此在该处存在吸硼排磷效应，同时第二介质氧化层32中无控制栅结构存在耗尽不足问题，并且该氧化层参与耐压，存在曲率效应带来的电场峰值，这些都造成了器件可能在过渡区存在提前击穿。并且隔离氧化层32需要一定的长度才能保证器件耐压，也在一定程度上增加了过渡区面积。
实施例1
如图3和图4所示，为本发明实施例1的具有高可靠性的分离栅VDMOS器件结构示意图，包括：
重掺杂第一导电类型衬底11、第一导电类型漂移区12、第一介质氧化层31、分离栅多晶电极41、第二介质氧化层32、第三介质氧化层33、控制栅多晶电极42、第二导电类型阱区21、重掺杂第一导电类型区13、重掺杂第二导电类型区22、源极金属接触51、控制栅金属接触52、分离栅金属接触53、第四介质氧化层34；
在元胞区，所述的第一介质氧化层31、第二介质氧化层32、第三介质氧化层33和第四介质氧化层34、分离栅多晶电极41以及控制栅多晶电极42组成的槽结构位于第一导电漂移区12的中间，重掺杂第一导电类型区13位于器件表面，源极金属接触51沿纵向贯穿重掺杂第一导电类型区13并延伸到第二导电类型阱区21内，重掺杂第二导电类型区22相切于源极接触金属51下方，控制栅金属接触52位于槽结构中间与控制栅多晶电极42相连；
在过渡区，所述的第一介质氧化层31、第二介质氧化层32、第三介质氧化层33、第四介质氧化层34和分离栅多晶电极41以及控制栅多晶42组成的槽结构位于第一导电类型区12中间，且分离栅多晶电极41分为左右两半并与元胞区控制栅多晶电极42相连，分离栅金属接触53从两边的控制栅多晶电极42中间贯穿第四介质氧化层34、第二介质氧化层32、并与分离栅多晶电极41相连，控制栅多晶电极42在靠近终端的位置重新相连围绕分离栅金属接触53；
在终端区，第一介质氧化层31、分离栅多晶电极41、源极金属接触51共同组成槽结构位于第一导电类型漂移区12中。
由于器件分离栅金属接触被控制栅多晶和栅氧化层包围，分离栅和控制栅金属接触间的氧化层不与硅层接触，不存在厚氧化层吸硼排磷的问题。同时，该氧化层不参与耐压，也不存在曲率效应带来的电场集中问题，因此氧化层长度也可以进一步缩小，以减小过渡区面积。
本实施例的具有高可靠性的分离栅VDMOS器件制造方法如图8(a)-8(h)所示，具体包括如下步骤：
步骤1：第一导电类型漂移区12内刻蚀深槽并进行热氧化形成第一介质氧化层31，如图8(a)所示；
步骤2：淀积分离栅多晶电极41并刻蚀元胞区和过渡区的分离栅多晶，如图8(b)所示；
步骤3：热氧化后淀积形成第二介质氧化层32，如图8(c)所示；
步骤4：热氧化形成第三介质氧化层33，如图8(d)所示；
步骤5：淀积形成控制栅多晶电极42，如图8(e)所示；
步骤6：第二导电类型阱区21、重掺杂第一导电类型区13和重掺杂第二导电类型区22注入推结，如图8(f)所示；
步骤7：在过渡区局部刻蚀控制栅多晶，并淀积第四介质氧化层34，如图8(g)所示；
步骤8：源极、控制栅、分离栅金属接触形成，如图8(h)所示。
进一步的，元胞区和终端区的源极金属接触51、分离栅金属接触53引出后连接同一电位进一步的，终端槽结构的个数大于等于1，且元胞区和过渡区的深槽不与终端区深槽相连。
进一步的，第二导电类型阱区21无需掩膜版阻挡，直接注入形成遍及整个元胞区、过渡区和终端区，重掺杂第一导电类型区13使用同样方式得到。
进一步的，过渡区槽在靠近终端一侧为矩形或弧形结构。
进一步的，所述器件的半导体材料可以是Si或SiC等新一代半导体材料。
实施例2
如图5所示，为本发明实施例2的具有高可靠性的分离栅VDMOS器件俯视图，与实施例1相比不同之处在于：重掺杂第一导电类型区13不使用掩膜版遮挡，直接注入形成。且方向相反的两种实施例1中的槽结构在重掺杂第一导电类型区13中周期性交替出现，实现器件元胞区槽宽和终端区槽宽独立，元胞区槽宽可以尽量变窄而不影响过渡区分离栅引出，其余工作原理与实施例1基本相同。
实施例3
如图6所示，为本发明实施例3的具有高可靠性的分离栅VDMOS器件俯视图，与实施例2相比不同之处在于：实施例1所述的过渡区结构位于整个器件和槽结构的中间位置，且该过渡区结构上下两端均与元胞区槽结构相连，控制栅金属接触52则位于元胞区槽结构靠近终端的两端，两处控制栅金属接触52增加了控制栅的控制能力，其余工作原理与实施例1基本相同。
实施例4
如图7所示，为本发明实施例4的具有高可靠性的分离栅VDMOS器件结构示意图，与实施例1相比不同之处在于：重掺杂第一导电类型区13由元胞区延伸至过渡区，过渡区源极金属接触51纵向贯穿重掺杂第一导电类型区13与下方重掺杂第二导电类型区22相连，所述过渡区源极金属接触51、和重掺杂第二导电类型区22与元胞区的结构同步形成。使得过渡区同样存在导电路径，增加了器件电流能力，且过渡区存在重掺杂第二导电类型区22，进一步降低器件寄生管开启的可能，其余工作原理与实施例1基本相同。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种具有高可靠性的分离栅VDMOS器件，其特征在于包括：
重掺杂第一导电类型衬底(11)、第一导电类型漂移区(12)、第一介质氧化层(31)、分离栅多晶电极(41)、第二介质氧化层(32)、第三介质氧化层(33)、控制栅多晶电极(42)、第二导电类型阱区(21)、重掺杂第一导电类型区(13)、重掺杂第二导电类型区(22)、源极金属接触(51)、控制栅金属接触(52)、分离栅金属接触(53)、第四介质氧化层(34)；
在元胞区，所述的第一介质氧化层(31)、第二介质氧化层(32)、第三介质氧化层(33)和第四介质氧化层(34)、分离栅多晶电极(41)以及控制栅多晶电极(42)组成的槽结构位于第一导电漂移区(12)的中间，重掺杂第一导电类型区(13)位于器件表面，源极金属接触(51)沿纵向贯穿重掺杂第一导电类型区(13)并延伸到第二导电类型阱区(21)内，重掺杂第二导电类型区(22)相切于源极接触金属(51)下方，控制栅金属接触(52)位于槽结构中间与控制栅多晶电极(42)相连；
在过渡区，所述的第一介质氧化层(31)、第二介质氧化层(32)、第三介质氧化层(33)第四介质氧化层(34)和分离栅多晶电极(41)以及控制栅多晶(42)组成的槽结构位于第一导电类型区(12)中间，且分离栅多晶电极(41)分为左右两半并与元胞区控制栅多晶电极(42)相连，分离栅金属接触(53)从两边的控制栅多晶电极(42)中间贯穿第四介质氧化层(34)、第二介质氧化层(32)、并与分离栅多晶电极(41)相连，控制栅多晶电极(42)在靠近终端的位置重新相连围绕分离栅金属接触(53)；
在终端区，第一介质氧化层(31)、分离栅多晶电极(41)、源极金属接触(51)共同组成槽结构位于第一导电类型漂移区(12)中。
2.根据权利要求1所述的具有高可靠性的分离栅VDMOS器件，其特征在于：过渡区槽结构宽度大于或等于元胞区和终端区的槽结构宽度。
3.根据权利要求1所述的具有高可靠性的分离栅VDMOS器件，其特征在于：分离栅金属接触(53)被第二介质氧化层(32)、第三介质氧化层(33)、第四介质氧化层(34)、控制栅多晶电极(42)包围并与分离栅多晶电极(41)相连。
4.根据权利要求1所述的具有高可靠性的分离栅VDMOS器件，其特征在于：元胞区和终端区的源极金属接触(51)、分离栅金属接触(53)引出后连接同一电位。
5.根据权利要求1所述的具有高可靠性的分离栅VDMOS器件，其特征在于：终端区槽结构的个数大于等于1，元胞区和过渡区的深槽不与终端区深槽相连。
6.根据权利要求1所述的具有高可靠性的分离栅VDMOS器件，其特征在于：第二导电类型阱区(21)无需掩膜版阻挡，直接注入形成遍及整个元胞区、过渡区和终端区，重掺杂第一导电类型区(13)使用同样方式得到。
7.根据权利要求1所述的具有高可靠性的分离栅VDMOS器件，其特征在于：过渡区槽在靠近终端一侧为矩形或弧形结构。
8.根据权利要求1所述的具有高可靠性的分离栅VDMOS器件，其特征在于：所述器件的半导体材料是Si或SiC半导体材料。
9.根据权利要求1所述的具有高可靠性的分离栅VDMOS器件，其特征在于：第一导电类型为N型，第二导电类型为P型；或第一导电类型为P型，第二导电类型N型。
10.权利要求1至9任意一项所述的具有高可靠性的分离栅VDMOS器件制造方法，其特征在于包括如下步骤：
步骤1：第一导电类型漂移区(12)内刻蚀深槽并进行热氧化形成第一介质氧化层(31)；
步骤2：淀积分离栅多晶电极(41)并刻蚀元胞区和过渡区的分离栅多晶；
步骤3：热氧化后淀积形成第二介质氧化层(32)；
步骤4：热氧化形成第三介质氧化层(33)；
步骤5：淀积形成控制栅多晶电极(42)；
步骤6：第二导电类型阱区(21)、重掺杂第一导电类型区(13)和重掺杂第二导电类型区(22)注入推结；
步骤7：在过渡区局部刻蚀控制栅多晶，并淀积第四介质氧化层(34)；
步骤8：源极、控制栅、分离栅金属接触形成。
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