CN111965524A - 一种芯片测试装置 - Google Patents

Abstract

本发明实施例公开了一种芯片测试装置，该芯片测试装置包括射频电路板，射频电路板表面设置有至少一条射频信号线和至少一个射频连接柱，射频连接柱与射频信号线一一对应且一体设置，射频连接柱与待测试芯片电连接；至少一个射频连接器，射频连接器与射频信号线一一对应且电连接，射频连接器与测试仪器电连接。本发明实施例提供的芯片测试装置能够使射频信号在传输过程中产生的损耗较少，从而提高了测试结果的准确性和可靠性。

Description

一种芯片测试装置

技术领域

本发明实施例涉及芯片测试技术，尤其涉及一种芯片测试装置。

背景技术

芯片在出厂前通常需要经过测试，以检验芯片性能是否达标。

为了不对芯片造成损伤，通常设计测试插座作为芯片与测试仪器之间电连接的桥梁。随着5G和大数据的飞速发展，射频芯片工作的频率和速率越来越高，对测试插座的散射参数(S参数)性能要求也越来越高。目前，如何减少测试插座在传输信号过程中所产生的信号损耗，尽可能“透明”、不失真地测试芯片的高速、高频指标，是摆在芯片测试领域的最大难题，也是限制芯片往高速和高频领域发展的重大瓶颈。

发明内容

本发明实施例提供一种芯片测试装置，该装置能够使射频信号在传输过程中产生的损耗较少，从而提高了测试结果的准确性和可靠性。

为达到上述目的，本发明实施例采取以下方案：

一种芯片测试装置，包括：

射频电路板，射频电路板表面设置有至少一条射频信号线和至少一个射频连接柱，射频连接柱与射频信号线一一对应且一体设置；射频连接柱与待测试芯片电连接；

至少一个射频连接器，射频连接器与射频信号线一一对应且电连接；射频连接器与测试仪器电连接。

可选的，射频连接柱包括相对设置的第一表面和第二表面，第一表面靠近射频电路板，第二表面与待测试芯片电连接；

第二表面与第一表面平行且均与射频电路板所在平面平行，第二表面的表面积等于第一表面的表面积；或者，

至少部分第二表面朝远离射频电路板的方向凸起，第二表面的表面积大于第一表面的表面积；

至少部分第二表面朝靠近射频电路板的方向凸起，第二表面的表面积大于第一表面的表面积。

可选的，沿第一方向，第二表面与射频电路板之间的最大距离L满足0.025mm≤L≤1.5mm，其中，第一方向垂直于射频电路板所在平面；

射频连接柱的直径d满足0.025mm≤d≤1mm。

可选的，芯片测试装置还包括：导框；

导框固定于射频电路板上并覆盖至少部分射频信号线，导框上设置有定位槽，定位槽用于限定待测试芯片的设置位置。

可选的，芯片测试装置还包括：底座；

底座位于射频电路板背离射频连接柱的一侧，射频电路板固定于底座上。

可选的，射频电路板包括至少两个射频子电路板，至少两个射频子电路板独立设置；射频子电路板中均设置有射频连接柱；

芯片测试装置还包括弹性件，弹性件位于射频子电路板背离射频连接柱的一侧。

可选的，弹性件包括弹簧、橡胶和pogo pin连接器中的任一种。

可选的，芯片测试装置还包括：数字和电源电路板；

数字和电源电路板位于底座背离射频电路板的一侧，底座固定于数字和电源电路板上；

数字和电源电路板上设置有数字信号线和电源信号线，数字信号线与待测试芯片电连接，电源信号线与待测试芯片电连接。

可选的，射频电路板上还设置有贯穿射频电路板的多个射频信号线回流孔，射频信号线回流孔对称分布于射频信号线的两侧。

可选的，射频信号线为共面波导线。

本发明实施例提供的芯片测试装置中，射频连接柱和射频连接器分别与射频信号线电连接，如此，待测试芯片与测试仪器可以通过射频连接柱、射频信号线以及射频连接器形成的线路实现电连接，更重要的是，射频连接柱和射频信号线一体设置的方案，可以极大地减少射频信号在传输过程中的损耗，从而能够准确可靠地对待测试芯片的性能进行测试。

附图说明

图1是本发明实施例提供的一种芯片测试装置的结构示意图；

图2是图1所示结构中A区域的部分结构示意图；

图3是本发明实施例提供的一种射频连接柱的结构示意图；

图4是本发明实施例提供的另一种射频连接柱的结构示意图；

图5是本发明实施例提供的又一种射频连接柱的结构示意图；

图6是图1所示结构中A区域的透视结构示意图；

图7是本发明实施例提供的另一种芯片测试装置的结构示意图；

图8是图7所示结构中A区域的部分结构示意图；

图9是本发明实施例提供的又一种芯片测试装置的结构示意图；

图10是图9所示结构中A区域的部分结构示意图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

现有的芯片测试装置中，待测试芯片与射频电路板上的射频信号线之间电性连接通常通过连接器实现，例如通过pogo pin连接器或者同轴连接器等电连接待测试芯片和射频信号线。但是，上述连接器的结构通常较为复杂，以pogo pin连接器为例，pogo pin连接器是一种由针轴、弹簧、针管三个基本部件通过精密仪器铆压之后形成的弹簧式探针，如此复杂的结构使得射频信号在传输过程中存在较大的损耗，导致测试效果较差，存在较大的失真。除此之外的其他方案也不同程度地存在生产成本、工艺难度以及使用寿命等问题，在此不再过多说明。为解决上述问题，本发明实施例采取以下方案。

图1是本发明实施例提供的一种芯片测试装置的结构示意图，图2是图1所示结构中A区域的部分结构示意图。参见图1和图2，本发明实施例提供的芯片测试装置10包括：射频电路板100，射频电路板100表面设置有至少一条射频信号线101和至少一个射频连接柱102，射频连接柱102与射频信号线101一一对应且一体设置，射频连接柱102与待测试芯片01电连接；至少一个射频连接器200，射频连接器200与射频信号线101一一对应且电连接，射频连接器200与测试仪器电连接。

示例性的，图1以射频电路板100上设置有4条射频信号线101为例进行说明。具体的，射频信号线101的数量可以根据待测试芯片01中射频信号引脚的数量进行设定，本发明实施例对此不作限定。

参见图2，图2示出了图1中A区域对应的射频电路板100的结构示意图，从图2可以看出，射频连接柱102与射频信号线101一一对应且一体设置，待测试芯片01与射频连接柱102电连接。具体的，待测试芯片01(射频芯片)具有多种型号，部分射频芯片只包括射频信号引脚以及接地信号引脚，部分射频芯片除上述引脚以外还包括数字信号引脚以及电源信号引脚。在此，先以射频芯片只包括射频信号引脚和接地信号引脚为例进行说明。如图2所示，射频电路板100表面具有大面积的地信号104，射频信号线101与地信号104之间具有介质层105，如此可以避免噪音信号的干扰，保证射频信号在传输过程中的纯净度。射频信号线101的一端形成有射频连接柱102，通过射频连接柱102实现射频信号线101与射频芯片的射频信号引脚的电连接。地信号104的设置区域中与射频芯片的接地信号引脚对应位置处还形成有地信号连接柱107，射频芯片的接地信号引脚与地信号连接柱107电连接以实现接地。示例性的，射频电路板100表面的地信号104、射频信号线101、射频连接柱102以及地信号连接柱107等均可以由导电性能优异的铜材料制成，由于射频连接柱102与射频信号线101一体设置，从而可以使射频信号在传输过程中的损耗大大降低，提高测试结果的准确性。

其中，射频连接器200用于实现测试仪器(如网络分析仪)与射频信号线101的电连接，使待测试芯片01与测试仪器可以通过射频连接柱102、射频信号线101以及射频连接器200形成的线路实现电连接。具体的，在测试时，先压合待测试芯片01，使其引脚与射频连接柱102和地信号连接柱107电连接，之后可以根据需求将测试仪器与一个或多个射频连接器200电连接，进而对芯片进行射频测试。

本发明实施例提供的芯片测试装置中，射频连接柱和射频连接器分别与射频信号线电连接，如此，待测试芯片与测试仪器可以通过射频连接柱、射频信号线以及射频连接器形成的线路实现电连接，更重要的是，射频连接柱和射频信号线一体设置的方案，可以极大地减少射频信号在传输过程中的损耗，从而能够准确可靠地对待测试芯片的性能进行测试。

在上述实施例的基础上，下面对芯片测试装置的结构作进一步详细说明。

继续参见图2，可选的，射频电路板100上还设置有贯穿射频电路板100的多个射频信号线回流孔103，射频信号线回流孔103对称分布于射频信号线101的两侧。

在此，将射频电路板100上设置有射频信号线101的表面称为上表面。通过设置射频信号线回流孔103，可以将射频电路板100的上表面和下表面连通，如此，可以在射频电路板100的下表面设置整面的地信号104(例如铜)，使上表面的地信号104与下表面的地信号104连通，以扩大地信号104的面积，进一步增强射频电路板100滤除干扰信号的能力。

可选的，射频信号线101为共面波导线。

共面波导线是一种微波平面传输线，具有容易制作，容易实现无源、有源器件在微波电路中的串联和并联(不需要在基片上穿孔)，容易提高电路密度等优点，因此，本发明实施例在射频电路板100表面形成共面波导线作为射频信号线101。在测试过程中，当射频芯片的射频信号引脚压在射频连接柱102上后，射频信号可以通过射频连接柱102传到射频电路板100上，并通过射频电路板100上的共面波导线和射频连接器200输出至测试仪器，完成射频测试。

不同射频芯片的引脚形状通常不同，例如，部分射频芯片的引脚与芯片的外壳位于同一平面内，部分射频芯片的引脚端面则超出芯片外壳所在平面，而且芯片端面的形状也各式各样。由于射频芯片通过压合方式与射频连接柱102电连接，因此，为了使两者的连接更加牢固和契合，射频连接柱102可以相应的具有多种形状。示例性的，图3是本发明实施例提供的一种射频连接柱的结构示意图，图4是本发明实施例提供的另一种射频连接柱的结构示意图，图5是本发明实施例提供的又一种射频连接柱的结构示意图，图3-图5均分别示出了射频连接柱102沿垂直于射频电路板100所在平面截取的剖面结构及其三维结构的示意图。参见图3-图5，可选的，射频连接柱102包括相对设置的第一表面1021和第二表面1022，第一表面1021靠近射频电路板100，第二表面1022与待测试芯片01电连接；第二表面1022与第一表面1021平行且均与射频电路板100所在平面平行，第二表面1022的表面积等于第一表面1021的表面积(参见图3)；或者，至少部分第二表面1022朝远离射频电路板100的方向凸起，第二表面1022的表面积大于第一表面1021的表面积(参见图4)；又或者，至少部分第二表面1022朝靠近射频电路板100的方向凸起，第二表面1022的表面积大于第一表面1021的表面积(参见图5)。

具体的，当射频芯片的引脚与芯片外壳位于同一平面内时，射频连接柱102可以采用图3和图4所示结构。优选的，图4所示结构可以使射频连接柱102部分插入射频芯片的引脚内，使两者的连接更为牢固，因此，射频连接柱102可优选图4所示结构。当射频芯片的引脚的端面超出芯片外壳所在平面时，射频连接柱102可以采用图5所示多个结构中的任一种，具体可以根据芯片引脚的形状适应性地选择和设计射频连接柱102的结构，本发明实施例对此不作限定，射频芯片引脚的结构与射频连接柱102的结构越契合，两者的电性连接越牢固。

继续参见图3-图5，可选的，沿第一方向，第二表面1022与射频电路板100之间的最大距离L满足0.025mm≤L≤1.5mm，其中，第一方向垂直于射频电路板100所在平面；射频连接柱102的直径d满足0.025mm≤d≤1mm。

当射频连接柱102的尺寸位于上述范围内时，既能够提供一定的支撑力，避免因射频连接柱102尺寸过小而容易损坏的问题，又能够保证射频连接柱102对射频信号的损耗较小，避免因射频连接柱102尺寸过大而增大对射频信号的损耗的问题。本领域技术人员可以根据实际情况设计射频连接柱102的尺寸，本发明实施例对此不作限定。

图6是图1所示结构中A区域的透视结构示意图，参见图1和图6，可选的，芯片测试装置10还包括：导框300；导框300固定于射频电路板100上并覆盖至少部分射频信号线101，导框300上设置有定位槽301，定位槽301用于限定待测试芯片01的设置位置。

导框300可以对待测试芯片01起到定位和固定的作用，防止测试过程中芯片发生位移，影响测试效率和测试结果。如图1所示，示例性的，导框300可以通过螺丝302固定于射频电路板100上，另外，射频电路板100和导框300上可以设置相对应的定位结构303，以使导框300上的定位槽301露出射频电路板100上的射频连接柱102以及地信号连接柱107，保证将射频芯片放入定位槽301内并进行压合后，射频芯片的各个引脚可以与对应的射频连接柱102或地信号连接柱107电连接。此外，如图6所示，定位槽301的左右两侧还可以具有延长的凹槽，如此设置，便于测试完成后芯片的取出。

图7是本发明实施例提供的另一种芯片测试装置的结构示意图，参见图7，可选的，芯片测试装置10还包括：底座400；底座400位于射频电路板100背离射频连接柱102的一侧，射频电路板100固定于底座400上。

通过设置底座400可以对射频电路板100起到支撑和保护的作用。示例性的，底座400可以为socket底座，也可以为其他底座，本发明实施例对此不作限定。示例性的，射频电路板100可以通过螺丝106固定于底座400上。

需要说明的是，图6和图1示出了射频连接器200在射频电路板100上的不同设置方式。示例性的，图6中射频连接器200的连接线201与射频电路板100平行，图1中射频连接器200的连接线201(图1未示出)与射频电路板100垂直，本领域技术人员可以综合考虑射频电路板100的承受力以及空余空间等因素选择不同的设置方式，本发明实施例对此不作限定，只要保证射频连接器200与射频信号线101电连接即可。

图8是图7所示结构中A区域的部分结构示意图，需要说明的是，为便于观察，图8省去了导框300和底座400，仅示例性地示出了待测试芯片01、射频子电路板110以及弹性件500之间的相对位置关系。参见图8，进一步可选的，射频电路板100包括至少两个射频子电路板110，至少两个射频子电路板110独立设置；射频子电路板110中均设置有射频连接柱102；芯片测试装置10还包括弹性件500，弹性件500位于射频子电路板110背离射频连接柱102的一侧。

由于生产工艺等原因，射频芯片中各个引脚的端面可能并未处于同一水平面内。若采用图1所示的芯片测试装置进行测试，可能会因为射频芯片的引脚与射频连接柱102之间为硬性接触，导致压合射频芯片后部分射频信号引脚未能与相应的射频连接柱102电连接的情况，影响测试结果的可靠性。

为解决这一问题，本实施例将射频电路板100分为多个射频子电路板110，并为每个射频子电路板110配置弹性件500，利用弹性件500为射频子电路板110提供向上的弹力，如此，当向下压合射频子电路板110时，若部分射频连接柱102未能与射频信号引脚接触，可以继续向下按压射频芯片，以使各个射频子电路板110上的射频连接柱102均能与相应的射频信号引脚电连接。

具体的，可以在底座400中与设置有射频连接柱102一侧的射频子电路板110对应的位置处设计凹槽(图8未示出)，使弹性件500位于该凹槽内以支撑射频子电路板110。此外，由于底座400中设计有凹槽，部分射频子电路板110处于悬空状态，使其自身具有一定的弹性，因此，在其他实施例中也可以不设置弹性件500，利用射频子电路板110自身的弹性使各个射频连接柱102均能与相应的射频信号引脚电连接。当然，射频子电路板110的弹性有限，为避免射频子电路板110损坏，优选设置弹性件500的方案。

需要说明的是，射频子电路板110的数量可以根据射频芯片中射频信号引脚的数量和位置适应地设计，本发明实施例对此不作限定。

可选的，弹性件500包括弹簧、橡胶和pogo pin连接器中的任一种。本领域技术人员可以根据实际情况选择上述任意一种弹性件，也可以选择其他类型的弹性件，本发明实施例对此不作限定。图8示例性地示出了弹性件500为pogo pin连接器的结构，在此需要说明的是，此处的pogo pin连接器仅用于提供弹力，并未起到电性连接的作用。

如前所述，部分射频芯片除了射频信号引脚和接地信号引脚以外，还包括数字信号引脚和电源信号引脚，对于此类射频芯片，除了射频电路板100以外，还需要设置数字和电源电路板，以为射频芯片提供数字信号和电源信号。图9是本发明实施例提供的又一种芯片测试装置的结构示意图，图10是图9所示结构中A区域的部分结构示意图，参见图9和图10，可选的，芯片测试装置10还包括：数字和电源电路板600；数字和电源电路板600位于底座400背离射频电路板100的一侧，底座400固定于数字和电源电路板600上；数字和电源电路板600上设置有数字信号线601和电源信号线602，数字信号线601与待测试芯片01电连接，电源信号线602与待测试芯片01电连接。

如图9所示，底座400间隔于射频电路板100与数字和电源电路板600之间，并通过螺丝401固定于数字和电源电路板600上。为便于观察，图10仅示例性地示出了待测试芯片01、射频电路板100(射频子电路版110)、数字和电源电路板600以及数字信号线601和电源信号线602之间的相对位置关系。如图10所示，数字信号线601和电源信号线602可以通过pogo pin连接器603与待测试芯片01中的数字信号引脚和电源信号引脚电连接，此外，部分地信号104也可以设置于数字和电源电路板600上，通过pogo pin连接器603与待测试芯片01中的接地信号引脚电连接。

需要说明的是，图10所示结构中，部分pogo pin连接器仅用作弹性件500，未起到电性连接的作用，部分pogo pin连接器603用于电性连接待测试芯片01与数字信号线601和电源信号线602，两者的作用不同。

还需要说明的是，图9和图10仅以两条信号线分别示例性地表示数字信号线和电源信号线，本领域技术人员需要根据实际情况在数字和电源电路板600上布局数字信号线和电源信号线，本发明实施例对此不作限定。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种芯片测试装置，其特征在于，包括：

射频电路板，所述射频电路板表面设置有至少一条射频信号线和至少一个射频连接柱，所述射频连接柱与所述射频信号线一一对应且一体设置；所述射频连接柱与待测试芯片电连接；

至少一个射频连接器，所述射频连接器与所述射频信号线一一对应且电连接；所述射频连接器与测试仪器电连接。

2.根据权利要求1所述的芯片测试装置，其特征在于，所述射频连接柱包括相对设置的第一表面和第二表面，所述第一表面靠近所述射频电路板，所述第二表面与所述待测试芯片电连接；

所述第二表面与所述第一表面平行且均与所述射频电路板所在平面平行，所述第二表面的表面积等于所述第一表面的表面积；或者，

至少部分所述第二表面朝远离所述射频电路板的方向凸起，所述第二表面的表面积大于所述第一表面的表面积；

至少部分所述第二表面朝靠近所述射频电路板的方向凸起，所述第二表面的表面积大于所述第一表面的表面积。

3.根据权利要求2所述的芯片测试装置，其特征在于，沿第一方向，所述第二表面与所述射频电路板之间的最大距离L满足0.025mm≤L≤1.5mm，其中，所述第一方向垂直于所述射频电路板所在平面；

所述射频连接柱的直径d满足0.025mm≤d≤1mm。

4.根据权利要求1所述的芯片测试装置，其特征在于，还包括：导框；

所述导框固定于所述射频电路板上并覆盖至少部分所述射频信号线，所述导框上设置有定位槽，所述定位槽用于限定所述待测试芯片的设置位置。

5.根据权利要求1所述的芯片测试装置，其特征在于，还包括：底座；

所述底座位于所述射频电路板背离所述射频连接柱的一侧，所述射频电路板固定于所述底座上。

6.根据权利要求5所述的芯片测试装置，其特征在于，所述射频电路板包括至少两个射频子电路板，所述至少两个射频子电路板独立设置；所述射频子电路板中均设置有所述射频连接柱；

所述芯片测试装置还包括弹性件，所述弹性件位于所述射频子电路板背离所述射频连接柱的一侧。

7.根据权利要求6所述的芯片测试装置，其特征在于，所述弹性件包括弹簧、橡胶和pogo pin连接器中的任一种。

8.根据权利要求5所述的芯片测试装置，其特征在于，还包括：数字和电源电路板；

所述数字和电源电路板位于所述底座背离所述射频电路板的一侧，所述底座固定于所述数字和电源电路板上；

所述数字和电源电路板上设置有数字信号线和电源信号线，所述数字信号线与所述待测试芯片电连接，所述电源信号线与所述待测试芯片电连接。

9.根据权利要求1所述的芯片测试装置，其特征在于，所述射频电路板上还设置有贯穿所述射频电路板的多个射频信号线回流孔，所述射频信号线回流孔对称分布于所述射频信号线的两侧。

10.根据权利要求1所述的芯片测试装置，其特征在于，所述射频信号线为共面波导线。

Images