CN111916457A - 页缓冲器和包括该页缓冲器的存储装置 - Google Patents

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Abstract

本公开提供了页缓冲器和包括该页缓冲器的存储装置。描述了包括页缓冲器以减少存储单元的阈值电压分布偏斜并改善编程性能的系统和方法。页缓冲器包括：第一电路元件，连接到用于供给第一位线电压的第一端子；第二电路元件，连接到用于供给第二位线电压的第二端子；以及锁存器，配置为控制第一电路元件和第二电路元件。

Description

页缓冲器和包括该页缓冲器的存储装置
技术领域
本公开涉及页缓冲器和包括该页缓冲器的存储装置。
背景技术
计算机使用各种存储装置来存储信息。当用于主存储器时，存储装置高速运行以能够以减小的延迟进行立即的存取。在许多情况下，存储装置位于处理单元附近，以进一步提高存取速度。
消费者要求越来越小和越来越高容量的存储装置。与二维设计相比，垂直堆叠的存储单元提高了单元面积效率，从而减小了单元尺寸。因此，垂直堆叠的存储单元越来越多地用于各种存储装置中。
然而，基于与每个单元连接的布线的长度，包括垂直堆叠的存储单元的存储装置内的不同单元的编程速度可能区别很大。不同的编程速度可能干扰存储装置的有效操作。因此，在本领域中需要补偿编程速度差异的存储装置。
发明内容
示例实施方式提供了一种存储装置，其可以调节从页缓冲器提供的位线电压以减小存储单元的阈值电压分布偏斜并改善编程性能。
根据一示例实施方式，一种配置为向连接到多个存储单元的位线供给位线电压的页缓冲器包括：第一电路元件，连接到用于供给第一位线电压的第一端子；第二电路元件，连接到用于供给比第一位线电压低的第二位线电压的第二端子；和锁存器，配置为基于在所述多个存储单元当中是否存在被选择的存储单元来控制第一电路元件和第二电路元件，并且配置为将第一位线电压和第二位线电压中的一个施加到位线。当在所述多个存储单元当中存在被选择的存储单元时，基于连接到位线的沟道的信息，第二位线电压的电平被设置得低于第一位线电压的电平且高于或等于地电压的电平。
根据一示例实施方式，一种存储装置包括：多条位线，包括第一位线和第二位线；存储单元阵列，包括连接到所述多条位线的多个存储单元串，所述多个存储单元串包括第一存储单元串和第二存储单元串，第一存储单元串连接到第一位线并包括多个第一存储单元，第二存储单元串连接到第二位线并包括多个第二存储单元；以及页缓冲器，配置为在对所述多个第一存储单元中的至少一个的编程操作中向第一位线输出第一位线电压，并在对所述多个第二存储单元中的至少一个的编程操作中向第二位线输出不同于第一位线电压的第二位线电压。第一存储单元串的第一栅绝缘层的厚度小于第二存储单元串的第二栅绝缘层的厚度，第一位线电压高于第二位线电压。
根据一示例实施方式，一种存储装置包括：基板；堆叠在基板的顶表面上的多条字线；多个字线切割区域，将所述多条字线划分为多个区域并在垂直于基板的顶表面的方向上延伸；第一沟道，在平行于基板的顶表面的第一方向上设置在与所述多个字线切割区域当中的第一字线切割区域相距第一距离处；第二沟道，在第一方向上设置在与第一字线切割区域相距小于第一距离的第二距离处；以及控制器，配置为在对与第一沟道对应的第一存储单元的编程操作中向连接到第一沟道的位线供给第一位线电压，并且在对与第二沟道对应的第二存储单元的编程操作中向连接到第二沟道的位线供给高于第一位线电压的第二位线电压。
根据一示例实施方式，一种存储装置包括：设置在基板上的堆叠结构，其中该堆叠结构包括与多个绝缘层交替的多个栅电极层；一个或更多个沟道结构，穿透堆叠结构，其中沟道结构设置在连接到基板的外延层上；以及字线切割区域，将堆叠结构划分成多个区域。所述多个栅电极层包括地选择线、串选择线以及设置在地选择线与串选择线之间的多条字线。字线和与字线相邻的沟道结构提供存储单元。随着距字线切割区域的距离增大，每条字线的厚度减小，并且输入到连接至存储单元的位线的位线电压减小。
根据另一示例实施方式，一种对存储装置进行编程的方法包括：识别被选择的存储单元的位置信息；基于该位置信息确定电压，其中该电压高于地电压且低于电源电压；以及将该电压供给到被选择的存储单元。该方法还可以包括：选择存储装置的第一模式，其中基于第一模式确定所述电压；选择存储装置的第二模式；基于第二模式，将地电压供给到被选择的存储单元。该方法还可以包括：确定多个存储单元当中不存在被选择的存储单元；以及基于该确定，将电源电压供给到位线。
附图说明
通过以下结合附图的详细描述，将更清楚地理解本公开的以上和其他方面、特征和优点，在图中：
图1是根据一示例实施方式的存储装置的示意性框图；
图2是根据一示例实施方式的包括在存储装置中的存储单元阵列的示意图；
图3是示出根据一示例实施方式的存储装置的结构的示意图；
图4至图15示出根据一示例实施方式的制造存储装置的方法；
图16至图18示出根据一示例实施方式的存储装置的编程速度；
图19A至图19C示出用于描述存储装置的操作结果的比较示例，图20A至图20C示出用于描述根据一示例实施方式的存储装置的操作结果的发明示例；
图21是根据一示例实施方式的页缓冲器的电路图；
图22A至图22C示出根据一示例实施方式的页缓冲器的操作方法；
图23A和23B是根据一示例实施方式的电压时序图；
图24A和24B示出根据一示例实施方式的强制操作；和
图25是包括根据一示例实施方式的存储装置的电子设备的示意性框图。
具体实施方式
在去除栅牺牲层期间，与字线切割区域相邻的沟道的栅绝缘层具有小的厚度，而距字线切割区域较远的沟道的栅绝缘层具有大的厚度。因此，与字线切割区域相邻的沟道的编程速度相对高，而距字线切割区域较远的沟道的编程速度相对低。在存储单元的编程操作中，页缓冲器根据每条位线的沟道与字线切割区域之间的距离向位线提供不同的位线电压。因此，可以基于字线切割区域与沟道之间的距离来补偿编程速度差异。
在下文中，将参考附图描述示例实施方式。
图1是根据示例实施方式的存储装置的示意性框图。
参照图1，根据一示例实施方式的存储装置10可以包括存储单元阵列20和存储控制器30。存储单元阵列20可以包括多个存储单元，所述多个存储单元中的至少一些可以彼此连接以提供存储单元串。存储单元阵列20可以包括多个存储单元串。所述多个存储单元串可以被划分为多个块。存储控制器30可以包括控制逻辑31、地址解码器电路32、页缓冲器电路33和输入/输出(I/O)电路34。
在一示例实施方式中，地址解码器电路32可以通过字线WL、串选择线SSL、地选择线GSL等连接到存储单元MC(例如图2中的存储单元MC1至MCn)。页缓冲器电路33可以通过位线BL连接到存储单元MC。在一示例实施方式中，地址解码器电路32可以在写入或读取数据时选择存储单元MC，并且可以从控制逻辑31接收用于选择存储单元MC的地址信息。
页缓冲器电路33可以将数据写入存储单元MC或者可以从存储单元MC读取数据。页缓冲器电路33可以以页为单位写入或读取数据。页缓冲器电路33可以包括多个页缓冲器，并且所述多个页缓冲器中的每个可以连接到至少一条位线BL。将要由页缓冲器电路33写入存储单元阵列20的数据或者由页缓冲器电路33从存储单元阵列20读取的数据可以通过I/O电路34输入/输出。地址解码器电路32、页缓冲器电路33和I/O电路34的操作可以由控制逻辑31控制。
根据一示例实施方式，页缓冲器电路33可以在编程操作期间向与将要被编程的存储单元相对应的位线供给位线电压。在这种情况下，页缓冲器电路33可以基于连接到位线的沟道的信息来确定供给到位线的位线电压。
图2是根据一示例实施方式的包括在存储装置中的存储单元阵列的示意图。参照图2，根据一示例实施方式的存储单元阵列可以包括多个存储单元MC。多个存储单元MC可以连接到多条字线WL和多条位线BL以进行操作。作为一示例，每个存储单元MC可以连接到单条字线WL和单条位线BL。
所述多个存储单元MC中的一些可以彼此串联连接以提供单个存储单元串MCS。除了存储单元MC之外，存储单元串MCS还可以包括串选择晶体管SST和地选择晶体管GST。串选择晶体管SST可以在存储单元串MCS中的存储单元MC之上连接到位线BL之一。地选择晶体管GST可以在存储单元MC之下连接到公共源极线CSL。
在图2中，单个存储单元串MCS被示为包括单个地选择晶体管GST和单个串选择晶体管SST。然而，地选择晶体管GST的数量和串选择晶体管SST的数量可以改变。另外，可以在地选择晶体管GST和字线WL之间以及在串选择晶体管SST和字线WL之间进一步提供虚设字线(未示出)。
根据一示例实施方式，位线BL可以连接到页缓冲器电路(例如图1中的页缓冲器电路33)。页缓冲器电路可以将电压输入到位线BL。输入的电压用于对存储单元MC执行编程操作、读取操作、擦除操作等。在一示例实施方式中，在执行编程操作时，页缓冲器电路可以确定输入到位线BL的电压的大小。位线BL连接到存储单元串MCS。存储单元串MCS包括将要被编程的存储单元MC。电压的大小基于存储单元串MCS的位置来确定。
图3是示出根据一示例实施方式的存储装置的结构的示意图。图3可以是示出包括在存储装置10中的存储单元阵列的一部分的透视图。
参照图3，根据一示例实施方式，存储装置100可以包括基板101、垂直于基板101的顶表面的多个沟道结构CH和多个虚设沟道结构DCH。在图3所示的实施方式中，可以使用X-Y平面来假设垂直方向。另外，存储装置100还可以包括堆叠在基板101上以与沟道结构CH相邻的多个栅电极层130(131至138)。多个栅电极层130可以与多个绝缘层140(141至149)交替地堆叠。多个栅电极层130中的至少一些可以被隔离绝缘层155划分为多个栅绝缘层。
多个栅电极层130可以提供地选择线131、串选择线138以及多条字线132至137。地选择线131和串选择线138可以分别与沟道结构CH一起提供地选择晶体管GST和串选择晶体管SST。多条字线132至137可以设置在地选择线131与串选择线138之间，并且可以与沟道结构CH一起提供多个存储单元MC1至MCn。
所述多个栅电极层130可以通过公共源极线151和在公共源极线151的侧表面上的间隔物109被划分为多个栅电极层。公共源极线151可以由诸如金属、金属化合物、多晶硅等的导电材料形成。另外，公共源极线151可以电连接到形成在基板101中的源极区域103。源极区域103可以被提供为地选择晶体管GST的源极区域。公共源极线151可以通过间隔物109与所述多个栅电极层130电绝缘。
公共源极线151和间隔物109可以提供在字线切割区域中。
多个沟道结构CH和多个虚设沟道结构DCH可以在垂直于基板101的顶表面的方向(在图3所示的示例实施方式中为Z方向)上延伸。每个沟道结构CH可以包括沟道层110、掩埋绝缘层115、漏极区域113和栅绝缘层160。掩埋绝缘层115填充沟道层110的内部空间。漏极区域113提供在沟道层110之上，栅绝缘层160提供在沟道层110与栅电极层130之间。栅绝缘层160可以包括隧道层、电荷存储层、阻挡层等。另外，栅绝缘层160的至少一部分形成为围绕栅电极层130。根据一示例实施方式，在没有掩埋绝缘层115的情况下，沟道层110可以具有诸如圆柱形或棱柱形的柱形状。另外，每个沟道结构CH可以具有基于沟道结构CH的宽高比在垂直于基板101的一方向上变窄的倾斜侧表面。
多个沟道结构CH和多个虚设沟道结构DCH可以设置为在X-Y平面上彼此隔离。多个沟道结构CH和多个虚设沟道结构DCH的数量和设置可以基于示例实施方式而变化。例如，多个沟道结构CH和多个虚设沟道结构DCH可以在至少一个方向上以之字形设置。
在图3中，多个沟道结构CH被示出为对称地设置。隔离绝缘层155插设在对称设置的沟道结构CH的中间。多个虚设沟道结构DCH被示为穿透隔离绝缘层155。然而，多个沟道结构CH和多个虚设沟道结构DCH的设置可以不限于此。每个沟道结构CH可以连接到位线，并且两个或更多个沟道结构CH可以连接到单条位线。作为一示例，在图3所示的实施方式中，多个沟道结构CH中的设置在X轴方向上的相同位置的至少一些可以连接至单条位线。
沟道层110可以通过沟道层110之下的外延层105电连接到基板101。沟道层110可以包括诸如多晶硅或单晶硅的半导体材料。半导体材料可以是未掺杂的材料，或者可以包括P型或N型杂质。外延层105可以是通过选择性外延生长(SEG)工艺生长的层。如图3所示，外延层105可以以深入基板101预定深度的方式形成。
多个虚设沟道结构DCH可以具有与沟道结构CH类似的结构。例如，多个虚设沟道结构DCH可以包括漏极区域113、沟道层110和掩埋绝缘层115，并且可以可选地包括外延层111。与沟道结构CH不同，多个虚设沟道结构DCH可以不连接到栅极结构上方的位线。因此，在由虚设沟道结构DCH提供的存储单元MC1至MCn中，可以不执行控制操作，例如编程操作。
根据一示例实施方式，在对存储单元MC中的至少一个执行的编程操作期间，页缓冲器可以为每个沟道供给不同的位线电压。例如，可以基于沟道与字线切割区域之间的距离为每个沟道供给不同的位线电压，字线切割区域可以包括公共源极线151和间隔物109。
图4至图15示出根据一示例实施方式的制造存储装置的方法。图5是沿着图4的线I-I'截取的截面图。
参照图4和图5，在单元阵列组区域C中，可以在基板101上形成多个牺牲层121至128(120)、多个绝缘层141至149(140)和层间绝缘层170。多个牺牲层120可以包括相对于多个绝缘层140具有预定的蚀刻选择性的材料。在一示例实施方式中，当多个绝缘层140由硅氧化物形成时，多个牺牲层120可以由硅氮化物形成。因此，在随后的工艺中，可以去除多个牺牲层120，而多个绝缘层140可以保留。在不同的实施方式中，多个牺牲层120和多个绝缘层140的数量和厚度可以变化。在图5中，多个牺牲层120和多个绝缘层140被示为具有基本相同的厚度。然而，一些牺牲层120或一些绝缘层140可以具有彼此不同的厚度。
层间绝缘层170可以包括诸如硅氧化物等的绝缘材料，并且可以包括高密度等离子体(HDP)氧化物、原硅酸四乙酯(TEOS)氧化物等。
图7是沿图6的线I-I'截取的截面图。参照图6和图7，可以从层间绝缘层170的顶表面形成隔离绝缘层155。也可以形成多个沟道结构CH和多个虚设沟道结构DCH。
与层间绝缘层170和多个绝缘层140类似，隔离绝缘层155可以包括诸如硅氧化物等的绝缘材料。在一示例实施方式中，隔离绝缘层155可以包括相对于多个牺牲层120具有蚀刻选择性的材料。
隔离绝缘层155可以将至少一个牺牲层128划分成多个区域。被隔离绝缘层155划分的牺牲层128可以是在后续工艺中被串选择晶体管SST的栅电极层替代的层。
沟道结构CH和虚设沟道结构DCH可以穿透多个牺牲层120、多个绝缘层140和层间绝缘层170。参照图6，虚设沟道结构DCH可以形成为穿透隔离绝缘层155。另外，虚设沟道结构DCH可以设置于在其中未形成隔离绝缘层155的另一位置上。虚设沟道结构DCH和沟道结构CH的数量和位置不限于在图6和图7中示出的那些，而是可以进行各种改变。
参照图7，沟道结构CH可以包括沟道层110、掩埋绝缘层115、漏极区域113、外延层105等。虚设沟道结构DCH可以具有与沟道结构CH的结构相似的结构。栅绝缘层160可以设置在多个牺牲层120与沟道层110之间，并且可以在沟道层110和基板101之间延伸。
栅绝缘层160可以包括从沟道层110顺序堆叠的隧穿层、电荷存储层和阻挡层。构成栅绝缘层160的上述层的相对厚度不限于图中所示的厚度，而是可以进行各种改变。
为了形成虚设沟道结构DCH和沟道结构CH，可以首先形成沟道孔。沟道孔形成为穿透层间绝缘层170、多个牺牲层120和多个绝缘层140。沟道孔可以形成为深入基板101达预定深度。因此，基板101的一部分可以在沟道孔下方通过沟道孔暴露。可以通过使用基板101的暴露部分作为籽晶的选择性外延生长工艺来形成外延层105和111。
在形成外延层105和111之后，可以通过原子层沉积(ALD)或化学气相沉积(CVD)工艺在沟道孔中形成阻挡层166、电荷存储层164和隧穿层162。然后可以在隧穿层162的内侧上形成沟道层110。沟道层110可以具有沟道孔的直径的约1/50至1/5的厚度，并且可以由具有预定杂质的多晶硅、未掺杂的多晶硅等形成。沟道层110可以具有中空的环形形状，并且可以在沟道层110中形成掩埋绝缘层115。可选地，在形成掩埋绝缘层115之前，可以进一步执行氢退火以在包括氢或重氢的气体气氛中对结构进行退火。沟道层110是使用氢退火工艺在气体气氛中形成的结构。存在于沟道层110中的许多晶体缺陷可以通过氢退火来消除。接下来，可以在沟道层110之上形成漏极区域113，并且漏极区域113由诸如多晶硅等的导电材料形成。
图9是沿图8的线I-I'截取的剖视图。参照图8和图9，可以形成垂直开口WC以将多个牺牲层120和多个绝缘层140划分为多个区域。垂直开口WC可以形成为具有在第一方向(X轴方向)上延伸的沟槽的形状。基板101的一部分可以暴露于垂直开口WC的下部。垂直开口WC可以被提供为字线切割区域WC。
参考图10和图11，可以通过蚀刻工艺去除通过垂直开口WC暴露的多个牺牲层120。例如，可以通过穿过垂直开口WC引入的诸如磷酸的蚀刻剂去除多个牺牲层120。在去除多个牺牲层120期间，多个绝缘层140可以保留。在其中多个牺牲层120被去除的区域中形成水平开口180。多个绝缘层140可以不被多个沟道结构CH和多个虚设沟道结构DCH破坏。
为了增加存储装置100的容量，倾向于增加堆叠在基板101上的栅电极层130的数量。随着栅电极层130的数量增加，可能难以通过一个蚀刻操作去除多个牺牲层120。因此，用于多个牺牲层120的蚀刻工艺的数量可以增加。
参考图10的放大图，栅绝缘层160可以包括隧穿层162、电荷存储层164和阻挡层166。随着距字线切割区域WC的距离增加，一些栅绝缘层160可以与牺牲层120一起被蚀刻。在去除多个牺牲层120时，发生一起蚀刻栅绝缘层160和牺牲层120的过程。
因此，栅绝缘层160的厚度可以基于距字线切割区域WC的距离而彼此不同。作为一示例，靠近字线切割区域WC的栅绝缘层160的厚度T1可以小于远离字线切割区域WC的栅绝缘层160的厚度T2。
参照图11的放大图，在其中多个牺牲层120被去除的区域的水平开口180的厚度基于距字线切割区域WC的距离而彼此不同。作为一示例，随着距字线切割区域WC的距离减小，多个牺牲层120可以被过蚀刻。靠近字线切割区域WC的水平开口180的厚度D1可以大于远离字线切割区域WC的水平开口180的厚度D2。
参照图10和图11，描述了其中栅绝缘层160的厚度彼此不同的示例实施方式。另外，还描述了水平开口180的厚度，其基于距字线切割区域WC的距离而彼此不同。然而，栅绝缘层160的厚度和水平开口180的厚度可以基于距字线切割区域WC的距离而同时变化。
图13至图15是沿图12的线I-I'截取的截面图。参照图12至图15，可以用导电材料填充多个水平开口180以形成多个栅电极层130。多个栅电极层130可以与多个绝缘层140一起提供栅极结构。阻挡层166b和栅电极层130可以顺序地形成于在其中去除了多个牺牲层120的区域中。阻挡层166b可以包括高k电介质，并且可以包括两层或更多层。术语“高k电介质”可以被理解为是指具有比硅氧化物的介电常数高的介电常数的电介质材料。
栅电极层130可以包括金属、多晶硅或金属硅化物材料。金属硅化物材料可以是例如选自钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钨(W)和钛(Ti)的金属的硅化物材料或其组合。在栅电极层130由金属硅化物材料形成的情况下，可以通过将硅(Si)填充到水平开口中并形成附加的金属层以执行硅化工艺来形成栅电极层130。在一示例实施方式中，栅电极层130可以包括多个金属层，例如钛(Ti)、钛氮化物(TiN)、钨(W)等。
参考图13的放大图，示出了包括在区域A1中的栅电极层133、绝缘层143和144、栅绝缘层160、沟道结构CH等。沟道结构CH可以包括掩埋绝缘层115和沟道层110。沟道层110可以具有环形形状，并且掩埋绝缘层115可以设置在沟道层110中。栅绝缘层160具有包括从栅电极层133到沟道层110顺序堆叠的阻挡层166a和166b、电荷存储层164和隧穿层162的结构。
栅绝缘层160可以设置为使得阻挡层包括两层，即166a和166b。这两层是第一阻挡层166a和围绕栅电极层133的第二阻挡层166b，第一阻挡层166a类似于沟道层110，在垂直方向上延伸。然而，栅绝缘层160的设置不限于此。
靠近字线切割区域WC的栅绝缘层160的厚度T1可以小于远离字线切割区域WC的栅绝缘层160的厚度T2。构成栅绝缘层160的上述层的相对厚度不限于附图中所示的厚度，而是可以进行各种改变。
第二阻挡层166b可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)或高k电介质。高k电介质可以是选自由铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和镨氧化物(Pr2O3)组成的组中的一种。
第二阻挡层166b可以具有比第一阻挡层166a高的介电常数。在这种情况下，可以将第一阻挡层166a(也被称为低k电介质层)设置为与电荷存储层164接触。第二阻挡层166b(也被称为高k电介质层)可以由具有比隧穿层162的介电常数高的介电常数的材料形成。此外，低k电介质层可以由具有比所述高k电介质层的介电常数相对低的介电常数的材料形成。低k电介质层设置在高k电介质层的侧表面上，从而可以调节能带(诸如势垒高度)以改善非易失性存储装置的特性。例如，改善非易失性存储装置的擦除特性。
电荷存储层164可以是电荷俘获层或浮栅导电层。当电荷存储层164是浮栅导电层时，可以通过沉积多晶硅来形成电荷存储层164。例如，可以使用低压化学气相沉积(LPCVD)工艺。当电荷存储层164是电荷俘获层时，电荷存储层164可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、铪氧化物(HfO2)、锆氧化物(ZrO2)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、铪铝氧化物(HfAlxOy)、铪钽氧化物(HfTaxOy)、铪硅氧化物(HfSixOy)、铝氮化物(AlxNy)和铝镓氮化物(AlGaxNy)中的至少一种。
隧穿层162可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、铝氧化物(Al2O3)和锆氧化物(ZrO2)中的至少一种。
参考图14的放大图，靠近字线切割区域WC的栅电极层(也称为字线)133的厚度D1大于远离字线切割区域WC的字线133的厚度D2。或者，靠近字线切割区域WC的栅极长度D1可以大于远离字线切割区域WC的栅极长度D2。
在图13和图14中，栅绝缘层160的厚度或字线133的厚度被示为基于距字线切割区域WC的距离而变化。图15示出了栅绝缘层160的厚度和字线133的厚度基于距字线切割区域WC的距离而同时变化。
在存储装置100中，栅绝缘层160的厚度和字线133的厚度基于距字线切割区域WC的距离而变化。因此，多个存储单元MC1至MCn可以基于距字线切割区域WC的距离而具有特性差异。
根据一示例实施方式，在存储装置100中，靠近字线切割区域WC的沟道可以具有相对较高的编程速度，而远离字线切割区域WC的沟道可以具有相对较低的编程速度。因此，根据一示例实施方式，页缓冲器可以基于连接到每条位线的沟道的信息向位线供给不同的位线电压，以补偿多个存储单元MC的特性差异。
图16至图18示出了根据一示例实施方式的存储装置的编程速度。
首先参考图16，存储装置包括多个沟道CH1至CH4，并且多个沟道CH1至CH4中的每个可以对应于存储单元串。多个沟道CH1至CH4中的每个可以连接至位线。作为一示例，第一沟道CH1可以连接到第一位线BL1，第二沟道CH2可以连接到第二位线BL2，第三沟道CH3可以连接到第三位线BL3，第四沟道CH4可以连接到第四位线BL4。
串选择线切割区域SSL Cut将串选择线彼此分开，多个沟道CH1至CH4设置在字线切割区域WL Cut与串选择线切割区域SSL Cut之间。多个沟道CH1至CH4与字线切割区域WLCut之间的距离可以彼此不同。例如，字线切割区域WL Cut与第一沟道CH1之间的第一距离L1可以小于字线切割区域WL Cut与第二沟道CH2之间的第二距离L2。字线切割区域WL Cut与第三沟道CH3之间的第三距离L3小于字线切割区域WL Cut与第四沟道CH4之间的第四距离L4。在共同连接到所述多条位线BL1、BL2之一的存储单元串中包括的栅绝缘层的厚度之间的第一差小于在连接到不同位线BL3、BL4的存储单元串中包括的栅绝缘层的厚度之间的第二差。
在一示例实施方式中，在对由多个沟道CH1至CH4提供的存储单元的编程操作中，基于距字线切割区域WL Cut的距离，可以将具有不同大小的电压输入到分别连接至多个沟道CH1至CH4的位线。如在图17中所描述的，通过将具有不同大小的电压输入到位线，可以补偿基于距字线切割区域WL Cut的距离的编程速度差异。具有不同大小的输入电压分别提供给多个沟道CH1至CH4。
图17是示出图16所示的存储装置中包括的存储单元串的一部分的简化图。
第一存储单元串MCS1可以包括连接在地选择晶体管GST和串选择晶体管SST之间的多个存储单元MC11至MC18。第二存储单元串MCS2可以包括连接在地选择晶体管GST和串选择晶体管SST之间的多个存储单元MC21至MC28。第三存储单元串MCS3可以包括连接在地选择晶体管GST和串选择晶体管SST之间的多个存储单元MC31至MC38。第四存储单元串MCS4可以包括连接在地选择晶体管GST和串选择晶体管SST之间的多个存储单元MC41至MC48。第一至第四存储单元串MCS1至MCS4可以共用地选择晶体管GST和串选择晶体管SST。
参照图16和图17，第一存储单元串MCS1可以包括第一沟道CH1，并且可以连接到第一位线BL1。第二存储单元串MCS2可以包括第二沟道CH2，并且可以连接到第二位线BL2。第三存储单元串MCS3可以包括第三沟道CH3，并且可以连接到第三位线BL3。第四存储单元串MCS4可以包括第四沟道CH4，并且可以连接到第四位线BL4。
由于第一至第四存储单元串MCS1至MCS4共用字线并且分别连接至第一至第四位线BL1至BL4，所以第一至第四存储单元串MCS1至MCS4可以被独立地编程。
在一示例实施方式中，当选择第三存储单元串MCS3的第七存储单元MC37作为被编程的存储单元时，将编程电压输入到连接至第七存储单元MC37的字线。附加地或备选地，可以将第一电压输入到第三位线BL3。
在对第三存储单元串MCS3的第七存储单元MC37进行编程的操作中，可以将与第一电压不同的第二电压输入到第一位线BL1。例如，第二电压可以是电源电压VDD。第二电压可以被输入到第一位线BL1以防止与第三存储单元串MCS3的第七存储单元MC37共用字线的第一存储单元串MCS1的第七存储单元MC17被编程。类似地，可以将第二电压输入到第二位线BL2和第四位线BL4，以防止第二存储单元串MCS2的第七存储单元MC27和第四存储单元串MCS4的第七存储单元MC47被编程。
作为一示例，第一至第四存储单元串MCS1至MCS4与字线切割区域WL Cut之间的距离可以彼此不同。在一示例实施方式中，在编程操作期间，输入到各个位线BL1-BL4的第一电压的大小可以基于与字线切割区域WL Cut的距离而变化。
作为一示例，在对相对靠近字线切割区域WL Cut的第三存储单元串MCS3的编程操作中输入到第三位线BL3的第一电压可以具有第一大小。在对相对远离字线切割区域WLCut的第一存储单元串MCS1的编程操作中输入到第一位线BL1的第一电压可以具有第二大小。例如，第一大小可以大于第二大小。在一示例实施方式中，第一大小可以大于地电压的大小并且小于电源电压VDD的大小。附加地或备选地，第二大小可以等于地电压的大小。类似地，输入到第四位线BL4的第一电压的大小可以大于输入到第二位线BL2的第一电压的大小。
图18是示出基于存储单元串和字线切割区域之间的距离的编程速度的图。在图18的曲线图中，横轴表示存储单元串和字线切割区域之间的距离，纵轴表示编程速度。
参考图16至图18，最靠近字线切割区域的第三存储单元串MCS3的编程速度最高，最远离字线切割区域的第二存储单元串MCS2的编程速度最低。这是由于半导体工艺导致的，围绕第三存储单元串MCS3的栅绝缘层具有最小的厚度，而连接至第二存储单元串MCS2的字线具有最大的厚度。
结果，为了补偿编程速度差异(基于存储单元串和字线切割区域之间的距离)，页缓冲器可以调整供给到各存储单元串所连接到的位线的位线电压。
图19A至图19C示出用于描述存储装置的操作结果的比较示例，图20A至图20C示出用于描述根据一示例实施方式的存储装置的操作结果的发明示例。在下文中，将参考图16至图20C进行描述。
当如图19A所示电源电压VDD被供给到未被选择的位线BL并且地电压0伏被供给到被选择的位线BL时，基于字线切割区域与沟道CH1至CH4之间的距离，在沟道CH1至CH4之间的阈值电压分布中可能出现偏斜，如图19B所示。这是因为0伏的地电压被同等地施加到被选择的位线，而不管每个沟道的编程速度基于字线切割区域与沟道CH1至CH4之间的距离而变化。
因此，如图19C所示，即使当编程电压VPGM被同等地施加到被选择的字线WL时，第一和第三沟道CH1和CH3的阈值电压Vth之间也存在电压差ΔV。
返回到图19B，最靠近字线切割区域的第三沟道CH3具有相对高的编程速度，而最远离字线切割区域的第二沟道CH2具有相对低的编程速度。由于最远离字线切割区域的第二沟道CH2决定编程性能，所以可以提高具有低编程速度的沟道的编程速度。
为此，如图20A所示，可以将电源电压VDD供给到未被选择的位线BL并且可以将等于或高于地电压0伏且低于电源电压VDD的电压供给到被选择的位线BL。
基于连接到位线BL的沟道与字线切割区域之间的距离，供给到被选择的位线BL的电压可以被确定为具有大于或等于地电压0伏且小于电源电压VDD的值中的任何一个。例如，可以将具有第一电平LV1的电压供给到连接至相对靠近字线切割区域的第三沟道CH3的位线BL3。具有第二电平LV2的电压可以被供给到连接至相对远离字线切割区域的第一沟道CH1的位线BL1。第一电平LV1可以高于地电压的电平并且低于电源电压VDD的电平。第二电平LV2可以是地电压的电平。
由于可以向各个沟道CH1至CH4供给不同的位线电压以补偿各沟道CH1至CH4的编程速度差异，如图20B所示，在CH1至CH4之间的阈值电压分布中出现的偏斜可以减小。
参照图20C，在图19C中描述的第一沟道CH1和第三沟道CH3的阈值电压Vth之间的电压差ΔV可以对应于供给到连接至第三沟道CH3的位线BL3的电压与供给到连接至第一沟道CH1的位线BL1的电压之差。
根据一示例实施方式，可以通过增大施加到被选择的字线WL的编程电压VPGM的电平来提高编程速度。结果，可以提高存储装置的编程性能。此外，如果通过向不同存储单元的位线提供不同的电压来均衡(即，补偿)不同存储单元的编程速度之间的差异，则可以改善编程性能。
图21是根据一示例实施方式的页缓冲器的电路图。参照图21，页缓冲器可以包括第一端子TD1、第二端子TD2、锁存器LATCH、PMOS晶体管PM、NMOS晶体管NM、开关SW和输出端子TD0。
PMOS晶体管PM和NMOS晶体管NM串联连接在第一端子TD1和第二端子TD2之间。另外，锁存器LATCH公共地连接在PMOS晶体管PM的栅极和NMOS晶体管NM的栅极之间。开关SW可以具有公共地连接到PMOS晶体管PM的漏极端子和NMOS晶体管NM的漏极端子的第一端子、连接到输出端子TD0的第二端子、以及连接到BL_Control的第三端子。输出端子TD0可以连接到位线BL。开关SW可以在编程操作中被接通。
PMOS晶体管PM具有连接到第二端子TD2的源极端子，并且可以从第二端子TD2接收第二位线电压V2，并且可以通过输出端子TD0将接收到的第二位线电压V2输出到位线BL。
NMOS晶体管NM具有连接到第一端子TD1的源极端子，并且可以从第一端子TD1接收第一位线电压V1，并且可以通过输出端子TD0将接收到的第一位线电压V1输出到位线BL。
锁存器LATCH存储关于在多个存储单元当中是否存在被选择的存储单元的信息。锁存器LATCH可以基于在多个存储单元当中是否存在被选择的存储单元来控制PMOS晶体管PM和NMOS晶体管NM将第一位线电压V1和第二位线电压V2中的一个施加到位线BL。
例如，可以将第一位线电压V1供给到被选择的位线BL，并且可以将第二位线电压V2供给到未被选择的位线BL。第一位线电压V1可以等于或高于地电压0伏，第二位线电压V2可以是电源电压VDD。可以基于连接到位线BL的存储单元串与字线切割区域之间的距离来确定第一位线电压V1。
存储装置可以以第一模式或第二模式运行。第一模式是其中可以基于连接到位线的沟道的信息来确定第一位线电压V1的电平的模式，第二模式是当在连接到位线的多个存储单元当中存在被选择的存储单元时第一位线电压V1的电平具有预定值的模式。沟道的信息可以包括沟道的物理位置信息。物理位置信息可以包括分开多条字线的字线切割区域与沟道之间的距离的信息。
例如，在第一模式中，第一位线电压V1的电平可以被确定为大于地电压0伏且小于电源电压VDD的值中的任何一个。该示例取决于连接到位线BL的沟道与字线切割区域之间的距离。可以基于分配给位线BL的位线地址来确定第一位线电压V1。在第二模式中，可以将第一位线电压V1的电平确定为地电压0伏的电平。
因此，根据一示例实施方式，一种对存储装置进行编程的方法包括：识别被选择的存储单元的位置信息；基于该位置信息确定第一位线电压V1，其中第一位线电压V1高于地电压且低于电源电压VDD；以及将第一位线电压V1供给到被选择的存储单元。
该方法还可以包括：选择存储装置的第一模式，其中，基于第一模式确定第一位线电压Vl；选择存储装置的第二模式；基于第二模式将第二位线电压V2(例如，地电压)供给到被选择的存储单元。该方法还可以包括确定多个存储单元当中不存在被选择的存储单元；以及基于该确定，将电源电压VDD供给到位线BL。
在一些情况下，第一位线电压V1基于其中包括被选择的存储单元的存储单元串与字线切割区域之间的距离。在一些情况下，第一位线电压V1被配置为补偿被选择的存储单元的沟道的栅绝缘层厚度，并且栅绝缘层厚度基于沟道与字线切割区域之间的距离而变化。
图22A至图22C示出根据一示例实施方式的页缓冲器的操作方法。详细地，图22A至图22C示出页缓冲器的操作方法，该页缓冲器可以在编程操作期间考虑到存储单元的特性差异而不同地确定每个沟道的位线电压。
参照图22A，在第一模式中，当锁存器LATCH包括在多个存储单元中存在被选择的存储单元的信息时，PMOS晶体管PM可以截止，并且NMOS晶体管NM可以导通。因此，页缓冲器可以通过输出端子TD0将第一位线电压V1供给到位线BL。例如，第一位线电压V1可以等于或高于地电压0伏。
第一位线电压V1的电平可以基于连接到位线BL的沟道与字线切割区域之间的距离确定为等于或大于地电压0伏且小于电源电压VDD的值中的任何一个。例如，连接到位线BL的沟道与字线切割区域之间的距离越短，第一位线电压V1的电平越高。
由于页缓冲器基于沟道的信息确定供给到连接至沟道的位线的位线电压，所以页缓冲器可以补偿多个存储单元的特性差异。
参照图22B，在第二模式中，当锁存器LATCH包括在多个存储单元当中存在被选择的存储单元的信息时，PMOS晶体管PM可以截止，且NMOS晶体管NM可以导通。因此，页缓冲器可以通过输出端子TD0将第一位线电压V1供给到位线BL。例如，第一位线电压V1的电平可以被确定为地电压0伏的电平。
参照图22C，在第一模式中，当锁存器LATCH包括在多个存储单元当中不存在被选择的存储单元的信息时，PMOS晶体管PM可以导通，并且NMOS晶体管NM可以截止。因此，页缓冲器可以通过输出端子TD0将第二位线电压V2供给到位线BL。例如，第二位线电压V2可以是电源电压VDD。
图23A和23B是根据一示例实施方式的电压时序图，图24A和24B示出根据一示例实施方式的强制操作。参照图23A，当存储装置的模式是第二模式时，在位线设置操作期间，存储装置的控制器可以向将要被编程的存储单元所连接的位线(被选择的BL)施加地电压0伏，并且可以将电源电压VDD施加到将要被禁止编程的存储单元所连接的位线(未被选择的BL)。通常，在编程操作期间，以增量步进脉冲编程(ISPP)的方式控制存储单元的阈值电压。根据ISPP方式，具有规则间隔的电压可以逐步增加并且被提供给连接到存储装置的存储单元的字线，以执行存储单元的编程操作。
参照图24A，在用于第一编程操作的第一验证操作中，当至少一个存储单元的阈值电压低于第一验证电压Vr时，所述至少一个存储单元可以进入故障状态。因此，可以在第二编程操作期间对处于故障状态的存储单元进行重新编程。
假设在第一编程操作中具有高于第一验证电压Vr的阈值电压的存储单元的阈值电压的分布将被称为目标状态，即区域C。基于第二验证电压Vf，具有低于第一验证电压Vr的阈值电压的存储单元可以被划分为在靠近目标状态(区域C)的区域(区域B)中的存储单元和在远离目标状态(区域C)的区域(区域A)中的存储单元。
参照24B，当在第二编程操作中对处于故障状态的存储单元进行重新编程时，供给到靠近目标状态(区域C)的区域(区域B)中的存储单元的位线电压可以高于供给到远离目标状态(区域C)的区域(区域A)中的存储单元的位线电压。在下文，在靠近目标状态(区域C)的区域(区域B)中的存储单元将被称为强制单元。
由于与远离目标状态(区域C)的区域(区域A)中的存储单元的编程操作相比，在靠近目标状态(区域C)的区域(区域B)中的存储单元的编程操作被更精细地执行，所以可以进一步减小阈值电压分布的宽度。
返回到图23A，在将关于强制单元的信息传送到锁存器之后，高于地电压0伏且低于电源电压VDD的强制电压(例如1伏)可以在位线强制操作期间被施加到与强制单元相对应的位线。
当存储装置的模式是第一模式时，可以将具有大于或等于地电压0伏且小于电源电压VDD的任何一个值的位线电压施加到将要被编程的存储单元所连接的位线(被选择的BL)。另外，如图23B所示，在位线设置操作期间，可以将电源电压VDD施加到将要被编程禁止的存储单元所连接的位线(未被选择的BL)。
如上所述，可以基于连接到位线的沟道与字线切割区域之间的距离来确定要供给到将要被编程的存储单元所连接的位线的位线电压。例如，可以将第一位线电压(例如，0.5伏)供给到连接至距字线切割区域具有最短距离的沟道的位线，并且可以将第二位线电压(例如，0伏)供给到连接至距字线切割区域具有最长距离的沟道的位线。
当在强制操作期间将强制电压施加到与强制单元相对应的位线时，可以将强制电压确定为具有比供给到连接至距字线切割区域具有最短距离的沟道的位线的第一位线电压(例如，0.5伏)的电平高且比电源电压的电平低的电平(例如，1伏)。然而，强制电压的电平不限于此。
图25是根据一示例实施方式的包括存储装置的电子设备的示意性框图。
根据图25所示的一示例实施方式的电子设备(例如，计算机装置1000)可以包括显示器1010、传感器单元1020、存储器1030、处理器1040、端口1050等。计算机装置1000还可以包括有线/无线通信装置、电源等。在图25所示的部件当中，端口1050可以是允许计算机装置1000与视频卡、声卡、存储卡、USB装置等通信的装置。计算机装置1000可以被广义地解释为包括通用台式计算机、膝上型计算机、智能电话、平板PC、智能可穿戴装置等。
处理器1040可以执行操作、命令、任务等。处理器1040可以是中央处理单元(CPU)或微处理器单元(MCU)、片上系统(SoC)等，并且可以通过总线1060与显示器1010、传感器单元1020、存储器1030以及连接到端口1050的其它装置通信。
存储器1030可以是配置为存储用于计算机装置1000的操作的数据或存储多媒体数据的存储介质。存储器1030可以包括诸如随机存取存储器(RAM)的易失性存储器或者诸如快闪存储器的非易失性存储器。存储器1030可以包括固态驱动器(SSD)、硬盘驱动器(HDD)和光盘驱动器(ODD)中的至少一个作为存储装置。
存储器1030可以包括相变存储装置，该相变存储装置配置为使用相变材料的电阻变化来读取和/或擦除数据。在图25所示的示例实施方式中，存储器1030可以包括根据以上参考图1至图24B描述的各种实施方式的存储装置。
如上所述，根据示例实施方式，基于连接到位线的沟道的信息被不同地确定的电压可以从被供给地电压的现有端子供给。因此，可以在没有附加锁存器或附加数据处理的情况下提高存储装置的编程性能。
尽管上面已经示出和描述了示例实施方式，但是对于本领域技术人员而言将明显的是，在不脱离如由所附权利要求限定的本发明构思的范围的情况下，可以做出修改和变化。
本申请要求于2019年5月7日向韩国知识产权局提交的韩国专利申请第10-2019-0053189号的优先权权益，其公开内容通过引用被整体合并于此。

Claims (20)

1.一种配置为向连接到多个存储单元的位线供给位线电压的页缓冲器，所述页缓冲器包括：
第一电路元件，连接到用于供给第一位线电压的第一端子；
第二电路元件，连接到用于供给比所述第一位线电压低的第二位线电压的第二端子；和
锁存器，配置为基于在所述多个存储单元当中是否存在被选择的存储单元来控制所述第一电路元件和所述第二电路元件，并且配置为将所述第一位线电压和所述第二位线电压中的一个施加到所述位线，
其中，当在所述多个存储单元当中存在所述被选择的存储单元时，基于连接到所述位线的沟道的信息，所述第二位线电压的电平低于所述第一位线电压的电平且高于或等于地电压的电平。
2.根据权利要求1所述的页缓冲器，其中，所述沟道的所述信息包括所述沟道的物理位置信息。
3.根据权利要求2所述的页缓冲器，其中，所述物理位置信息基于将多条字线划分为多个区域的字线切割区域与所述沟道之间的距离。
4.根据权利要求1所述的页缓冲器，其中，所述第二位线电压基于所述沟道的栅绝缘层的厚度来确定。
5.根据权利要求1所述的页缓冲器，其中，所述第二位线电压基于连接到所述被选择的存储单元的字线的厚度来确定。
6.根据权利要求1所述的页缓冲器，其中，所述第二位线电压基于分配给所述位线的位线地址来确定。
7.根据权利要求1所述的页缓冲器，其中，所述第一电路元件包括PMOS晶体管，所述第二电路元件包括NMOS晶体管，
所述第一电路元件和所述第二电路元件串联连接在所述第一端子和所述第二端子之间，并且
所述锁存器公共地连接在所述PMOS晶体管的栅极和所述NMOS晶体管的栅极之间。
8.一种存储装置，包括：
多条位线，包括第一位线和第二位线；
存储单元阵列，包括连接到所述多条位线的多个存储单元串，所述多个存储单元串包括第一存储单元串和第二存储单元串，所述第一存储单元串连接到所述第一位线并包括多个第一存储单元，所述第二存储单元串连接到所述第二位线并包括多个第二存储单元；以及
页缓冲器，配置为在对所述多个第一存储单元中的至少一个的第一编程操作中向所述第一位线输出第一位线电压，并在对所述多个第二存储单元中的至少一个的第二编程操作中向所述第二位线输出不同于所述第一位线电压的第二位线电压，
其中，所述第一存储单元串的第一栅绝缘层具有比所述第二存储单元串的第二栅绝缘层的厚度小的厚度，并且所述第一位线电压高于所述第二位线电压。
9.根据权利要求8所述的存储装置，其中，所述第一存储单元串的栅极长度与所述第二存储单元串的栅极长度不同。
10.根据权利要求9所述的存储装置，其中，所述第一存储单元串的所述栅极长度大于所述第二存储单元串的所述栅极长度。
11.根据权利要求8所述的存储装置，其中，在共同连接到所述多条位线之一的存储单元串中包括的栅绝缘层的厚度之间的第一差小于在连接到不同位线的存储单元串中包括的栅绝缘层的厚度之间的第二差。
12.根据权利要求8所述的存储装置，其中，所述第一存储单元串包括至少一个第一串选择晶体管，所述第二存储单元串包括至少一个第二串选择晶体管，并且
所述第一串选择晶体管和所述第二串选择晶体管连接到单条串选择线。
13.根据权利要求12所述的存储装置，还包括：
连接到所述第一存储单元和所述第二存储单元的多条字线，
其中，所述多条字线通过字线切割区域划分为多个区域，并且
所述第一存储单元串与所述字线切割区域之间的距离小于所述第二存储单元串与所述字线切割区域之间的距离。
14.一种存储装置，包括：
基板；
堆叠在所述基板的顶表面上的多条字线；
多个字线切割区域，将所述多条字线划分为多个区域并在垂直于所述基板的所述顶表面的方向上延伸；
第一沟道，在平行于所述基板的所述顶表面的第一方向上设置在与所述多个字线切割区域当中的第一字线切割区域相距第一距离处；
第二沟道，在所述第一方向上设置在与所述第一字线切割区域相距小于所述第一距离的第二距离处；以及
控制器，配置为在对与所述第一沟道对应的第一存储单元的编程操作中向连接到所述第一沟道的第一位线供给第一位线电压，并且在对与所述第二沟道对应的第二存储单元的编程操作中向连接到所述第二沟道的第二位线供给高于所述第一位线电压的第二位线电压。
15.根据权利要求14所述的存储装置，其中，所述控制器参考外部输入的位线地址来控制所述第一位线电压和所述第二位线电压。
16.根据权利要求14所述的存储装置，还包括：
设置在所述多条字线上方的串选择线；和
将所述串选择线彼此分开的串选择线切割区域，
其中，所述第一沟道和所述第二沟道设置在所述第一字线切割区域和所述串选择线切割区域之间。
17.根据权利要求14所述的存储装置，其中，设置在所述第二沟道与所述多条字线之间的栅绝缘层具有比设置在所述第一沟道与所述多条字线之间的栅绝缘层的厚度小的厚度。
18.根据权利要求14所述的存储装置，其中，连接到所述第二存储单元的字线具有比连接到所述第一存储单元的字线的厚度大的厚度。
19.根据权利要求14所述的存储装置，其中，随着距所述字线切割区域的距离增大，所述多条字线中的每条的厚度减小。
20.根据权利要求14所述的存储装置，其中，所述控制器基于分配给所述第一位线的第一位线地址来供给所述第一位线电压，并且基于分配给所述第二位线的第二位线地址来供给所述第二位线电压。
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