CN111898150A - 基于测试授权验证的低开销加密芯片可测试性设计结构 - Google Patents

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Abstract

本发明涉及了一种基于测试授权验证的保护加密芯片免受扫描攻击的低开销可测试性设计结构。在常规扫描设计结构的基础上，该安全的可测试性设计结构引入了测试授权验证逻辑，并借助于扫描链暂存测试授权密钥，要求在测试时先从向扫描链中加载测试授权密钥。只有加载了正确的试授权密钥，芯片测试才能正常进行。如果攻击者不了解正确的测试流程、没有正确的试授权密钥，那么他就不能在规定的时间内向扫描链中加载正确的测试授权密钥，从而不能从输出端观测到扫描链真实的状态，也就无法开展基于扫描的非入侵式攻击。本发明在不影响电路性能和测试质量的前提下，能够抵御各种基于扫描的非入侵式攻击。

Description

基于测试授权验证的低开销加密芯片可测试性设计结构
技术领域
本发明属于硬件安全领域，更具体地，涉及一种用于保护加密芯片免受扫描攻击的安全测试结构。
背景技术
随着信息化和数字化社会的发展，信息安全和保密变得越来越重要，加密算法得到了广泛应用。无论高端安全处理器还是低端智能卡，为了提高数据的吞吐量，加密算法通常利用硬件模块来实现。加密算法对错误是零容忍的，因此加密硬件需要进行严格的测试。
扫描设计是一种广泛应用的集成电路可测试性设计技术，它通过直接控制和观测内部触发器的状态来增强电路的可测试性，把时序电路的测试问题转换成了组合电路的测试问题，从而降低了测试的难度。扫描设计在每个常规触发器的输入端添加了一个2选1的数据选择器(MUX)，把它转变成了扫描触发器。每个扫描触发器有两个可选择的输入源：原常规触发器的数据输入(DI)和由其它扫描触发器驱动的扫描输入(SI)。电路的测试控制信号(TC)用作MUX的地址输入。通过把扫描触发器的输出端串接到其后续扫描触发器的SI，可构造出移位寄存器(也就是扫描链)。把第一个扫描触发器的SI绑定到芯片的一个输入引脚上，并把最后一个扫描触发器的输出绑定到芯片的一个输出引脚上，就可以通过芯片的输入输出引脚控制和观测电路的内部状态。
扫描设计是一把双刃剑。在加密芯片中插入扫描链，提高了它的可测试性，保证有故障的芯片能被筛查出来。但是扫描设计给密码芯片带来了安全隐患。有了扫描链的帮助，攻击者可以在芯片输入端加载预先设计好的明文，然后在扫描链的输出端观察加密的中间状态。最终根据已知明文、相应的中间状态以及加密算法的知识来破解密钥。据报道，DES(数据加密标准)芯片、AES(高级加密标准)芯片和ECC(椭圆加密算法)芯片等都可以被基于扫描的侧信道攻击所破解。
现有专利中，没找到与基于测试授权验证的加密芯片安全测试方法相似的专利发明。
发明内容
针对现有扫描技术的缺陷，本发明的目的在于提供一种安全的扫描设计方案，在不影响电路性能以及测试质量的前提下，克服基于扫描的侧信道攻击。
为实现上述目的，本发明提供了一种基于测试授权验证的可测试性设计方案。与常规的扫描设计不同的是，当加密芯片工作首次进入测试模式时，需要在若干个时钟周期内输入测试授权密钥到扫描链中，只有输入正确的密钥，接下来的扫描操作才能正常进行，否则在扫描链输出端观测不到扫描链中真实的内容。
在常规扫描设计的基础上，本发明的基于测试授权验证的测试结构引入了测试控制逻辑。为了降低硬件开销，本发明未引入额外的测试授权密钥寄存器，而是借助于扫描链来载入测试授权密钥。这些测试授权密钥用于生成一个扫描锁信号。进入测试模式时，如果在规定的时钟周期内输入的测试授权密钥正确，那么在之后的测试期间，扫描锁信号被置为无效值，扫描链能够正常移入和移出数据。进入测试模式时，如果输入了错误的测试授权密钥或者没有在规定的时钟周期内输入测试授权密钥，那么在之后的测试期间，扫描锁信号被置为有效值，扫描链不能正常移出数据，扫描攻击是无法进行的。
通过本发明所构思的以上技术方案，与现有技术相比，具有以下的有益效果：
1、能够克服现有的各种基于扫描的攻击，同时允许执行在线测试和离线测试、固定型测试和时延测试等所有类型的测试，对芯片测试没有任何影响。
2、本发明提出的安全测试结构，没有增加额外的输入、输出信号，对电路设计的影响较小，且不易被攻击者所察觉，安全性能高。
3、面积开销非常低。本发明所构思的可测试性设计结构在现有可测试性结构的基础上仅增加了一个小的计数器、一个D触发器、若干2选1的数据选择器及少数的逻辑门，增加的面积开销非常小。
4、引入的额外硬件逻辑不在功能路径上。在功能模式下，传播延时没有任何改变，因此电路的性能没有降低。
附图说明
图1是基于测试授权验证的加密芯片安全测试结构示意图。
具体实施方式
下面结合附图对本发明进行详细描述。
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
如图1所示，本发明的安全扫描方案可通过在常规扫描结构的基础上加入了一个L位的计数器，一个D触发器(FF1)，少量的逻辑门(G1～G5，其中G1为多输入或门且输入端随机的插入一些非门)以及若干个2选1的数据选择器来实现。本发明的安全扫描方案从每条链中选择N个扫描单元，也就是最靠近扫描输入端(SI)的N个扫描单元，假设电路中扫描链的条数为M，共计M*N个扫描单元作为测试授权密钥的寄存器。计数器的位数L＝log2(N+2)。
在芯片上电或复位后第一次进入测试模式(测试控制信号TC＝1)时，本发明的安全扫描方案需要N个时钟周期的测试准备时间，也就是需要先向扫描链中扫入测试授权密钥。测试授权密钥用来控制多输入或门G1，最终生成扫描锁信号Lock。如果扫描单元和G1之间插入了非门，则该位测试授权密钥应为1，否则应为0。N个周期后，授权密钥加载完成。在N个时钟周期后，L位的计数器通过使触发器的时钟输入变成常量值来锁定触发器FF1。如果扫入的测试授权密码完全正确，此时或门G1的输出为0，该零值在第N个时钟周期后会被锁定在触发器FF1中。如果扫入的测试授权密码至少有一位是错误的，此时或门G1的输出为1，该1值在第N个时钟周期后同样会被锁定在触发器FF1中。计数器的进位输出C取非之后与触发器FF1的输出进行逻辑或(对应于G2)，结果即为扫描锁信号(Lock)。计数器的工作原理如下：进入测试模式后，计数器开始计数。在第N+1个时钟周期之前，计数器未到达最大值，进位输出C＝0，C＝1，从而扫描锁信号Lock为有效值1。在第N+1个时钟周期时，计数器达到了最大值，进位输出C＝1，C＝0，计数器的使能端EN(EN＝TC&C)变成0，计数器在随后的时间内将保持不变，同时触发器FF1的时钟信号clk0(为系统时钟信号CLK与C的逻辑与)将保持常数0，扫描锁信号Lock取决于触发器FF1锁存的状态Q。当扫描锁信号Lock为有效值1时，扫描输出端(SO)不能从扫描链获取值，只能从电路内部节点获取响应值。这些内部节点可以随机选取，从而使响应值变得难以捉摸，无法用于推断加密芯片的加解密密钥。当Lock＝0时，扫描操作可以正常进行。
需要说明的是，在确定参数N时，我们选择N＝2n-2，其中n为某一正整数。这样，L位计数器(取L为log2(N+2))的最大值恰好为N+1。
扫描锁信号Lock仅作用于扫描输出端，因此本发明引入的附加逻辑电路不会影响电路的正常功能，下面详细介绍测试模式的工作流程。
假定芯片上电时首先进行初始化(也就是复位)，电路中的触发器初始值为逻辑0，也就是说图1中的触发器FF1、计数器的初始状态都是逻辑0。在芯片上电或复位后，如果工作在功能模式(TC＝0)下，计数器的使能输入端(EN)为0，计数器不会计数，保持在零状态。
在芯片上电或复位后，首次进入测试模式(TC＝1)时，在前N个时钟周期，需要并行地向每条扫描链中载入N位测试授权密钥。在此期间，由于初始的C＝0(C＝1)，所以计数器的使能输入端(EN)有效，计数器从零开始计数；触发器FF1的时钟(下降沿有效)clk0与CLK同步，处于是激活状态，或门G1的输出值在每个时钟的下降沿会存储到触发器FF1中。需要注意的是，在载入测试授权密钥的过程中，即使多输入或门G1的输出碰巧为0，由于C为1，扫描锁信号Lock依然能够限制扫描数据从SO端移出。在第N个时钟周期的下降沿，如果装载完成的测试授权密钥使得G1为0，触发器FF1将锁存0，否则将锁存1。当第N+1个时钟周期的上升沿到达时，计数器达到最大值，进位输出C变成1，C变成0，计数器的使能端EN变成无效值0，计数器在随后的时间内保持不变，触发器FF1的时钟信号clk0也将保持常数0，锁存的值将保持不变。从第N+1个时钟周期开始，C＝0，扫描锁信号Lock取决于触发器FF1锁存的状态。如果之前载入的测试授权密钥是错误的，FF1锁存1值，扫描锁信号Lock即为有效值1时，攻击者不能从SO端移出扫描链的状态；相反如果载入的测试授权密钥是完全正确的，FF1锁存0值，扫描锁信号Lock即为无效值0，扫描操作可以正常进行。测试授权密钥被破解的概率与其位数有关，其被暴力破解的概率为2-M*N。
基于上述安全扫描设计方案的详细说明，其基本原理可以概括描述如下。如果攻击者不了解正确的测试流程、没有正确的测试授权密钥，那么他就不能从扫描链输出端观测到扫描链真实的状态(实际观测到的是电路内部的跟加密密钥无关的状态)，基于扫描的非入侵时攻击实际上是不可能完成的。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种基于测试授权验证的保护加密芯片免受扫描攻击的低开销可测试性设计结构其特征在于，在常规扫描设计的基础上加入了测试授权验证逻辑，并要求在芯片上电或复位后第一次进入测试模式时先从向扫描链中加载测试授权密钥；对于了解测试流程且拥有测试授权密钥的授权用户而言，只要在规定的时间内向扫描链中加载正确的测试授权密钥，芯片测试就能正常进行；而对于不了解测试流程、没有正确测试授权密钥的攻击者而言，恰好在规定的时间内加载正确的测试授权密钥的概率仅为2-P(其中P为测试授权密钥的位数)，从而在1-2-P的概率下不能从扫描链中获取加密的中间结果，基于扫描的非入侵时攻击实际上是不可能进行的。
2.根据权利要求1的安全可测试性设计结构，其特征在于，在芯片上电或复位后第一次进入测试模式时，需要从扫描链的输入端载入测试授权密钥，并利用扫描链暂存测试授权密钥。这种加载测试授权密钥的方式既不需要增加额外的测试授权密钥寄存器，加载完成后也不影响正常的测试。
3.根据权利要求1的安全可测试性设计结构，其特征在于，附加的硬件逻辑仅受系统时钟信号和测试控制信号支配，没有增加额外的输入，攻击者不易察觉到电路增加了安全机制，这就增加了攻击的难度。
4.根据权利要求1的安全可测试性设计结构，其特征在于，引入的额外硬件逻辑不在功能路径上，也仅有部分硬件逻辑在扫描路径上；没有增加功能路径延时，因此没有降低电路的性能。
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Non-Patent Citations (1)

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