CN115357949A - 基于环形振荡器puf的加密测试电路 - Google Patents

基于环形振荡器puf的加密测试电路 Download PDF

Info

Publication number
CN115357949A
CN115357949A CN202211299122.6A CN202211299122A CN115357949A CN 115357949 A CN115357949 A CN 115357949A CN 202211299122 A CN202211299122 A CN 202211299122A CN 115357949 A CN115357949 A CN 115357949A
Authority
CN
China
Prior art keywords
ring oscillator
input
circuit
gate
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202211299122.6A
Other languages
English (en)
Other versions
CN115357949B (zh
Inventor
徐洵
蔡志匡
贺林
邹静
王子轩
肖建
郭宇锋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanjing University Of Posts And Telecommunications Nantong Institute Co ltd
Nanjing University of Posts and Telecommunications
Original Assignee
Nanjing University Of Posts And Telecommunications Nantong Institute Co ltd
Nanjing University of Posts and Telecommunications
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanjing University Of Posts And Telecommunications Nantong Institute Co ltd, Nanjing University of Posts and Telecommunications filed Critical Nanjing University Of Posts And Telecommunications Nantong Institute Co ltd
Priority to CN202211299122.6A priority Critical patent/CN115357949B/zh
Publication of CN115357949A publication Critical patent/CN115357949A/zh
Application granted granted Critical
Publication of CN115357949B publication Critical patent/CN115357949B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/72—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information in cryptographic circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F21/00—Security arrangements for protecting computers, components thereof, programs or data against unauthorised activity
    • G06F21/70—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer
    • G06F21/71—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information
    • G06F21/75—Protecting specific internal or peripheral components, in which the protection of a component leads to protection of the entire computer to assure secure computing or processing of information by inhibiting the analysis of circuitry or operation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computer Security & Cryptography (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Test And Diagnosis Of Digital Computers (AREA)

Abstract

本发明属于硬件安全技术领域，公开了一种基于环形振荡器PUF的加密测试电路，包括密钥生成模块电路、测试向量输入与判决模块电路和安全扫描链电路；所述密钥生成模块电路产生密钥寄存在安全扫描链电路中；所述测试向量输入与判决模块电路判断输入的明文对汉明距离进行判断，输出判断信号为1或0，从而判断进入安全扫描链电路的为随机序列和正确的扫描测试向量的异或值或正确的扫描测试向量。本发明在解决电压影响的基础上减小PUF的面积以及功耗，生成密钥，并且对密钥进行进一步保护。

Description

基于环形振荡器PUF的加密测试电路
技术领域
本发明属于硬件安全技术领域，具体是涉及基于环形振荡器PUF的加密测试电路。
背景技术
随着芯片技术的不断进步，对其测试的需求也不断加深。往往在芯片设计时加入DFT逻辑来增加芯片的可控制性和可观察性，但是，在引入DFT技术的同时带来了许多安全隐患。对于AES加密芯片，在加入DFT逻辑后，安全密钥将保存在扫描链中，攻击者将通过基于扫描链的方式进行攻击从而得到密钥。密钥的生成以及密钥的保护对于整个加密芯片是至关重要的。物理不可克隆函数（PUF）是一种新型的硬件安全表达术语，它利用不同芯片的制造差异，来产生芯片的唯一指纹，这样对于不同的芯片将会有唯一识别标志。因此，PUF是提高芯片安全的很有效的方式之一。
常见的PUF分为基于延迟的PUF以及基于存储器的PUF。基于延迟的PUF又包括仲裁PUF、环形振荡器PUF等。基于存储器的PUF包括SRAMPUF等。在实际的制造过程中，由于会存在随机误差，对于不同的芯片输入相同的激励得到的响应会不相同。在实际芯片测试过程中，由于常规的PUF会受外界温度和电压的影响，会导致输出响应不稳定，所以需要考虑减小电压的影响同时也需要考虑设计的电路面积以及功耗。
另外，密钥在扫描链中传输时，攻击者将会输入大量的明文对，判断出存储密钥的寄存器的位置，从而对密钥进行窃取，所以对密钥的位置以及进入到扫描链的明文进行混淆至关重要。
现有技术中也有对其相关的研究，如专利申请文件CN108768619A公开了一种基于环形振荡器的强PUF电路及其工作方法，其通过比较多个环形振荡器的频率，从而达到产生密钥的目的；该技术所用的环形振荡器PUF对电路的面积以及功耗要求较高，同时，其未给出针对密钥在传输过程中的防护问题，使得密钥在传输阶段易受攻击。
发明内容
为解决上述技术问题，本发明提供了一种基于环形振荡器PUF的加密测试电路，通过设计密钥生成电路来生成密钥，在处理了电压对PUF的影响的同时进一步减少面积以及降低了功耗，生成更多位数的密钥；同时，设计安全扫描链以及测试向量输入与判决模块电路，通过混淆进入扫描链的数据来进一步保护密钥，在密钥传输的过程中对密钥进行进一步保护。
本发明所述的基于环形振荡器PUF的加密测试电路，包括密钥生成模块电路、测试向量输入与判决模块电路、安全扫描链电路和AES加密组合电路；
所述密钥生成模块电路产生密钥作为AES加密组合电路的初始密钥，与输入的明文PI对进行异或之后通过AES加密组合电路的运算将最后加密数据寄存在安全扫描链电路中；
所述测试向量输入与判决模块电路对输入的明文PI对汉明距离进行判断，输出判断信号为1或0，从而判断进入安全扫描链电路的为随机序列和正确的扫描测试向量的异或值，或进入安全扫描链电路的为正确的扫描测试向量；
安全扫描链电路将输入的数据通过多条路径输出，对输出数据进行混淆，实现对密钥的保护。
进一步的，所述密钥生成模块电路包括控制模块、自参考环形振荡器和计数模块；
所述控制模块的输入端连接时钟信号CLK、固定为1的sta1信号、testmode信号和使能EN信号；控制模块的输出OUT1作为自参考环形振荡器的使能信号EN1，输出OUT2作为计数模块的使能信号EN2；
当使能EN信号有效时，即当EN=1时，在测试模式下，即testmode信号为1，整个电路启动；输出OUT1和OUT2信号均为1，其分别控制自参考环形振荡器和计数模块的工作。
进一步的，所述控制模块包括与门and1、与门and2、或门or、异或非门nxor以及一个锁存器DFF；
锁存器DFF的时钟clk端连接时钟信号CLK， 锁存器DFF的输出Q端作为或门or的一端输入，与门and1的输出作为或门or的另一端输入；
与门and1的输入端分别连接固定为1的sta1信号及Testmode信号；
与门and2的输入端分别连接固定为1的sta1信号及使能EN信号；
异或非门nxor的一端输入接锁存器DFF的输出端Q，另一端接与门and2的输出；
或门or的输出连接到锁存器DFF的D端，并且或门or的输出OUT1作为自参考环形振荡器的使能信号EN1；异或非门nxor的输出OUT2作为计数模块的使能信号EN2。
进一步的，所述自参考环形振荡器包括环形振荡器1和环形振荡器2，所述环形振荡器1由与非门nand1和偶数个反向器构成，所述环形振荡器2由与非门nand2和偶数个反向器构成，且环形振荡器1中反向器的个数小于环形振荡器2中反向器的个数；
所述计数模块包括计数器1和计数器2，所述计数器1和计数器2分别对应连接环形振荡器1和环形振荡器2的输出端；
当使能信号EN1为1时，环形振荡器1和环形振荡器2开始工作产生振荡信号，两个环形振荡器的反向器的延迟相同，环形振荡器1的频率比环形振荡器2的频率高；计数器1计环形振荡器1的振荡次数，计数器2计环形振荡器2的振荡次数；由于环形振荡器1的频率比环形振荡器2的频率高，当计数器2计满时产生一个信号时计数器1停止，此时计数器1的值即作为加密初始轮密钥。
进一步的，所述测试向量输入与判决模块电路包括明文分析模块、线性反馈移位寄存器模块；
明文分析模块判断输入的明文PI对汉明距离是否相差1比特，如果输入的明文PI对汉明距离相差1比特，则输出的Judge信号为1；相反，如果输入的明文对汉明距离不是相差1比特，则输出的Judge信号为0；
明文PI对输入到线性反馈移位寄存器中产生随机序列即混淆数据，随机序列与正确的扫描测试向量通过异或门XOR1、异或门XOR2分别进行异或进入二选一多路复用器MUX1、二选一多路复用器MUX2；二选一多路复用器MUX1和二选一多路复用器MUX2由Judge信号进行选择进入扫描链的是正确的扫描测试向量还是线性反馈移位寄存器输出的混淆数据与正确的扫描测试向量的异或；
当Judge信号为1时，进入扫描链的为线性移位寄存器模块输出的随机序列和正确的测试向量的异或值；当Judge信号为0时，进入扫描链的为正确的扫描测试向量。
进一步的，所述线性反馈移位寄存器包括n个并列的寄存器，每个寄存器的Q端和 下一个寄存器的D端相连接；n个寄存器中在随机的寄存器之间加入异或门，其中所述异或 门的输入为随机的寄存器的Q端输出，该异或门输出端接另一个异或门的输入，CLK作为总 的时钟控制，连接到每个触发器的clk端。线性反馈移位寄存器的输出为
Figure 148586DEST_PATH_IMAGE001
位数据；在 随机的寄存器之间加入异或门数据进行异或；根据输入的正确的扫描测试向量的位数，调 整寄存器的个数，使输出的随机序列的位数与正确的扫描测试向量的位数相同。
进一步的，所述安全扫描链电路包含两条扫描链，第一条扫描链包含M个寄存器，第二条扫描链包含N个寄存器；
每条扫描链中前一个寄存器的Q端输出作为下一个寄存器前多路复用器MUX的一端输入；第一条扫描链和第二条扫描链中第一个寄存器的D端分别连接多路复用器MUX，多路复用器MUX的选择端由Test_Se控制，多路复用器MUX的输入分别为测试向量输入与判决模块电路的输出M1、M2和AES加密组合电路中的明文PI输入；
第一条扫描链输出信号SO[0]，第二条扫描链输出信号SO[1]；在第二扫描链的每个寄存器后加入异或门以及反向器，构成安全扫描链。
本发明所述的有益效果为：本发明通过设计自参考环形振荡器，虽然两个环形振荡器中的反向器个数不相同，但是每个反向器对电压的敏感程度相同，所以电压对自参考环形振荡器的影响忽略不计，这样产生密钥位数将会尽可能多。同时设计安全扫描链以及线性反馈移位寄存器模块，通过混淆进入扫描链的数据类型，使攻击者不清楚进入扫描链的是线性反馈移位寄存器生成的混淆数据与正确测试向量的异或还是正确的扫描测试向量，从而进一步对密钥进行保护。
附图说明
图1为本发明所述测试电路的整体电路图；
图2为实施例中控制模块的电路图；
图3为实施例中自参考环形振荡器技术的仿真示意图；
图4为实施例中线性移位寄存器的电路图。
具体实施方式
为了使本发明的内容更容易被清楚地理解，下面根据具体实施例并结合附图，对本发明作进一步详细的说明。
如图1所示，本发明所述的基于环形振荡器PUF的加密测试电路，包括密钥生成模块电路、测试向量输入与判决模块电路、安全扫描链电路和AES加密组合电路；
所述密钥生成模块电路产生密钥作为AES加密组合电路的初始密钥，与输入的明文PI对进行异或之后通过AES加密原理，分别通过行位移、列混合、字节替换以及密钥加四种运算将最后加密数据寄存在安全扫描链电路中；所述测试向量输入与判决模块电路对输入的明文PI对汉明距离进行判断，输出判断信号为1或0，从而判断进入安全扫描链电路的为随机序列和正确的扫描测试向量的异或值，或进入安全扫描链电路的为正确的扫描测试向量；安全扫描链电路输出多种响应情况。
其中，所述密钥生成模块电路包括控制模块、自参考环形振荡器和计数模块；如图2所示，所述控制模块包括与门and1、与门and2、或门or、异或非门nxor以及一个锁存器DFF；锁存器DFF的输出Q端作为或门or的一端输入，与门and1的输出作为或门or的另一端输入；与门and1的输入端分别连接固定为1的sta1信号及Testmode信号；与门and2的输入端分别连接固定为1的sta1信号及使能EN信号；异或非门nxor的一端输入接锁存器DFF的输出端Q，另一端接与门and2的输出；或门or的输出连接到锁存器DFF的D端，并且或门or的输出OUT1作为自参考环形振荡器的使能信号EN1；异或非门nxor的输出OUT2作为计数模块的使能信号EN2。
当使能EN信号有效时，即当EN=1时，在测试模式下，即testmode信号为1，整个电路启动；输出OUT1和OUT2信号均为1，其分别控制自参考环形振荡器和计数模块的工作。
所述自参考环形振荡器包括环形振荡器1和环形振荡器2，所述环形振荡器1由与非门nand1和偶数个反向器构成，所述环形振荡器2由与非门nand2和偶数个反向器构成，且环形振荡器1中反向器的个数小于环形振荡器2中反向器的个数；但是反向器的器件延迟是相同的，从而环形振荡器1的频率将会比环形振荡器2的频率高。
所述计数模块包括计数器1和计数器2，所述计数器1和计数器2分别对应连接环形振荡器1和环形振荡器2的输出端。
当使能信号EN1为1时，环形振荡器1和环形振荡器2开始工作产生振荡信号，计数器1计环形振荡器1的振荡次数，计数器2计环形振荡器2的振荡次数；由于环形振荡器1的频率比环形振荡器2的频率高，为了使密钥生成的位数尽可能多，当计数器2计满时，产生一个信号使计数器1停止，此时，将计数器1的值输出。
图3所示为密钥生成电路中自参考环形振荡器与计数模块的仿真图，图中有A、B、C三个部分，其中A部分表示自参考环形振荡器的振荡曲线；B部分表示自参考环形振荡器的使能信号的曲线；C部分表示计数模块中计数器1的计数值。在AES加密初始轮时，计数器1的计数值将作为初始密钥。
所述的基于环形振荡器PUF的密钥生成电路通过控制模块控制自参考环形振荡器以及计数模块的工作，自参考环形振荡器的两个环形振荡器设计不相同，即两个环形振荡器中反向器的个数不相同，但是每个反向器的规格是相同的，使得每个反向器对电压的敏感度相同，这样可以在实际情况中降低电压对输出响应的影响，从而使输出响应更加稳定。
为了进一步加强加密芯片的安全性，在密钥传输过程中，当芯片处于功能模式与测试模式转换的过程中即当testmode从0切换到1的过程中，攻击者输入大量明文对从而判断出密钥存储的位置。本发明在提出基于环形振荡器PUF的密钥生成电路的基础上，还提出测试向量输入与判决电路以及安全扫描链电路。
在功能模式下攻击者输入大量明文对，此时这些初始明文将会被同时送入明文分析模块，当明文分析模块检测到输入的明文对中有汉明距离相差1bit的明文对时，输出一个Judge信号，此Judge信号用于判决在测试模式下，进入扫描链的是正确的测试向量还是通过线性移位寄存器输出的混淆序列与正确的扫描测试向量的异或值。
图4为本发明所述的基于环形振荡器PUF的加密测试电路的线性移位寄存器的电路图，以8个寄存器构成的线性移位寄存器为例，当Judge信号为1时，说明明文分析模块检测到输入的明文对中有汉明距离相差1bit的明文对，此时通过二选一选择器的为线性移位寄存器输出的随机序列与正确的扫描测试向量的异或值；当Judge信号为0时，说明明文分析模块未检测到汉明距离相差1bit的明文对，此时芯片处于安全状态，此时通过二选一多路复用器的为正确的测试向量。
所述安全扫描链电路包含两条扫描链，信号SI0/SI1分别为两条扫描链的原始输入，当正确的测试向量输入扫描链中时，安全扫描链模块其中一条扫描链是将扫描寄存器变为安全扫描寄存器，即在普通扫描寄存器后加入异或门和反向器。当测试向量从扫描链中传输时，由于其中一条链变为安全扫描链，输出的响应将会由多种情况，增加了芯片的安全性。当线性移位寄存器输出的序列进入扫描链时，无论输出响应是什么，最终的结果都是错误的，而此时攻击者并不知道输出的是什么，进一步增加了芯片的安全性。
以上所述仅为本发明的优选方案，并非作为对本发明的进一步限定，凡是利用本发明说明书及附图内容所作的各种等效变化均在本发明的保护范围之内。

Claims (7)

1.基于环形振荡器PUF的加密测试电路，其特征在于，包括密钥生成模块电路、测试向量输入与判决模块电路、安全扫描链电路和AES加密组合电路；
所述密钥生成模块电路产生密钥作为AES加密组合电路的初始密钥，与输入的明文PI对进行异或之后通过AES加密组合电路的运算将最后加密数据寄存在安全扫描链电路中；
所述测试向量输入与判决模块电路对输入的明文PI对汉明距离进行判断，输出判断信号为1或0，从而判断进入安全扫描链电路的为随机序列和正确的扫描测试向量的异或值，或进入安全扫描链电路的为正确的扫描测试向量；
安全扫描链电路将输入的数据通过多条路径输出，对输出数据进行混淆，实现对密钥的保护。
2.根据权利要求1所述的基于环形振荡器PUF的加密测试电路，其特征在于，所述密钥生成模块电路包括控制模块、自参考环形振荡器和计数模块；
所述控制模块的输入端连接时钟信号CLK、固定为1的sta1信号、testmode信号和使能EN信号；控制模块的输出OUT1作为自参考环形振荡器的使能信号EN1，输出OUT2作为计数模块的使能信号EN2；
当使能EN信号有效时，即当EN=1时，在测试模式下，即testmode信号为1，整个电路启动；输出OUT1和OUT2信号均为1，其分别控制自参考环形振荡器和计数模块的工作。
3.根据权利要求2所述的基于环形振荡器PUF的加密测试电路，其特征在于，所述控制模块包括与门and1、与门and2、或门or、异或非门nxor以及一个锁存器DFF；
锁存器DFF的时钟clk端连接时钟信号CLK， 锁存器DFF的输出Q端作为或门or的一端输入，与门and1的输出作为或门or的另一端输入；
与门and1的输入端分别连接固定为1的sta1信号及Testmode信号；
与门and2的输入端分别连接固定为1的sta1信号及使能EN信号；
异或非门nxor的一端输入接锁存器DFF的输出端Q，另一端接与门and2的输出；
或门or的输出连接到锁存器DFF的D端，并且或门or的输出OUT1作为自参考环形振荡器的使能信号EN1；异或非门nxor的输出OUT2作为计数模块的使能信号EN2。
4.根据权利要求3所述的基于环形振荡器PUF的加密测试电路，其特征在于，所述自参考环形振荡器包括环形振荡器1和环形振荡器2，所述环形振荡器1由与非门nand1和偶数个反向器构成，所述环形振荡器2由与非门nand2和偶数个反向器构成，且环形振荡器1中反向器的个数小于环形振荡器2中反向器的个数；
所述计数模块包括计数器1和计数器2，所述计数器1和计数器2分别对应连接环形振荡器1和环形振荡器2的输出端；
当使能信号EN1为1时，环形振荡器1和环形振荡器2开始工作产生振荡信号，两个环形振荡器的反向器的延迟相同，环形振荡器1的频率比环形振荡器2的频率高；计数器1计环形振荡器1的振荡次数，计数器2计环形振荡器2的振荡次数；由于环形振荡器1的频率比环形振荡器2的频率高，当计数器2计满时产生一个信号时计数器1停止，此时计数器1的值即作为加密初始轮密钥。
5.根据权利要求1所述的基于环形振荡器PUF的加密测试电路，其特征在于，所述测试向量输入与判决模块电路包括明文分析模块、线性反馈移位寄存器模块；
明文分析模块判断输入的明文PI对汉明距离是否相差1比特，如果输入的明文PI对汉明距离相差1比特，则输出的Judge信号为1；相反，如果输入的明文对汉明距离不是相差1比特，则输出的Judge信号为0；
明文PI对输入到线性反馈移位寄存器中产生随机序列即混淆数据，随机序列与正确的扫描测试向量通过异或门XOR1、异或门XOR2分别进行异或进入二选一多路复用器MUX1、二选一多路复用器MUX2；二选一多路复用器MUX1和二选一多路复用器MUX2由Judge信号进行选择进入扫描链的是正确的扫描测试向量还是线性反馈移位寄存器输出的混淆数据与正确的扫描测试向量的异或；
当Judge信号为1时，进入扫描链的为线性移位寄存器模块输出的随机序列和正确的测试向量的异或值；当Judge信号为0时，进入扫描链的为正确的扫描测试向量。
6.根据权利要求5所述的基于环形振荡器PUF的加密测试电路，其特征在于，所述线性反馈移位寄存器包括n个并列的寄存器，每个寄存器的Q端和其下一个寄存器的D端相连接；n个寄存器中在随机的寄存器之间加入异或门，其中所述异或门的输入为随机的寄存器的Q端输出，该异或门输出端接另一个异或门的输入，CLK作为总的时钟控制，连接到每个触发器的clk端。
7.根据权利要求1所述的基于环形振荡器PUF的加密测试电路，其特征在于，所述安全扫描链电路包含两条扫描链，第一条扫描链包含M个寄存器，第二条扫描链包含N个寄存器；
每条扫描链中前一个寄存器的Q端输出作为下一个寄存器前多路复用器MUX的一端输入；第一条扫描链和第二条扫描链中第一个寄存器的D端分别连接多路复用器MUX，多路复用器MUX的选择端由Test_Se控制，多路复用器MUX的输入分别为测试向量输入与判决模块电路的输出M1、M2和AES加密组合电路中的明文PI输入；
第一条扫描链输出信号SO[0]，第二条扫描链输出信号SO[1]；在第二扫描链的每个寄存器后加入异或门以及反向器，构成安全扫描链。
CN202211299122.6A 2022-10-24 2022-10-24 基于环形振荡器puf的加密测试电路 Active CN115357949B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211299122.6A CN115357949B (zh) 2022-10-24 2022-10-24 基于环形振荡器puf的加密测试电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211299122.6A CN115357949B (zh) 2022-10-24 2022-10-24 基于环形振荡器puf的加密测试电路

Publications (2)

Publication Number Publication Date
CN115357949A true CN115357949A (zh) 2022-11-18
CN115357949B CN115357949B (zh) 2023-02-10

Family

ID=84008058

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211299122.6A Active CN115357949B (zh) 2022-10-24 2022-10-24 基于环形振荡器puf的加密测试电路

Country Status (1)

Country Link
CN (1) CN115357949B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117825936A (zh) * 2024-03-04 2024-04-05 南京邮电大学 基于改进的线性反馈移位寄存器的安全测试电路

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106646203A (zh) * 2016-12-16 2017-05-10 北京航空航天大学 一种防止利用扫描链攻击集成电路芯片的动态混淆扫描链结构
CN109005040A (zh) * 2018-09-10 2018-12-14 湖南大学 动态多密钥混淆puf结构及其认证方法
CN112653546A (zh) * 2020-12-15 2021-04-13 电子科技大学 一种基于功耗分析的故障攻击检测方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106646203A (zh) * 2016-12-16 2017-05-10 北京航空航天大学 一种防止利用扫描链攻击集成电路芯片的动态混淆扫描链结构
CN109005040A (zh) * 2018-09-10 2018-12-14 湖南大学 动态多密钥混淆puf结构及其认证方法
CN112653546A (zh) * 2020-12-15 2021-04-13 电子科技大学 一种基于功耗分析的故障攻击检测方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117825936A (zh) * 2024-03-04 2024-04-05 南京邮电大学 基于改进的线性反馈移位寄存器的安全测试电路
CN117825936B (zh) * 2024-03-04 2024-05-10 南京邮电大学 基于改进的线性反馈移位寄存器的安全测试电路

Also Published As

Publication number Publication date
CN115357949B (zh) 2023-02-10

Similar Documents

Publication Publication Date Title
Dupuis et al. A novel hardware logic encryption technique for thwarting illegal overproduction and hardware trojans
Atobe et al. Secure scan design with dynamically configurable connection
US20120093308A1 (en) Apparatus and method for generating random data
Li et al. Scan chain based attacks and countermeasures: A survey
CN115357949B (zh) 基于环形振荡器puf的加密测试电路
Bedoui et al. An improvement of both security and reliability for AES implementations
Wang et al. A secure DFT architecture protecting crypto chips against scan-based attacks
Wang et al. Ensuring cryptography chips security by preventing scan-based side-channel attacks with improved DFT architecture
Wang et al. A low-overhead PUF based on parallel scan design
Nassar et al. CaPUF: Cascaded PUF structure for machine learning resiliency
US20210391985A1 (en) Defense of jtag i/o network
Kumaki et al. Cipher-destroying and secret-key-emitting hardware Trojan against AES core
Surya et al. Local clock glitching fault injection with application to the ASCON cipher
Zhou et al. Reliable SoC design and implementation of SHA-3-HMAC algorithm with attack protection
Liu et al. CBDC-PUF: a novel physical unclonable function design framework utilizing configurable butterfly delay chain against modeling attack
CN114679277A (zh) 一种基于sr puf的可靠性自检和可靠响应去偏方法
Wang et al. Preventing Scan‐Based Side‐Channel Attacks by Scan Obfuscating with a Configurable Shift Register
Chhabra et al. Towards the enhancement of AES IP security using hardware obfuscation technique: A practical approach for secure data transmission in IoT
Pratihar et al. Birds of the same feather flock together: A dual-mode circuit candidate for strong PUF-TRNG functionalities
Wang et al. A Novel Secure Scan Design Based on Delayed Physical Unclonable Function.
Zhou et al. A new method for resisting collision attack based on parallel random delay S-box
KR101373576B1 (ko) Ｄｅｓ 암호화 시스템
Xu et al. A High Security Encryption Circuit Based on Ring Oscillator PUF and Secure Scan Chain
Wang et al. An XOR-based pico-physically unclonable function for securing IoT devices
Mohankumar et al. Lightweight PUF-Based Gate Replacement Technique to Reduce Leakage of Information through Power Profile Analysis

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant