CN111799325A - 半导体器件及其制造方法 - Google Patents

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impurity
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长濑仙一郎
可知刚
星野义典
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Abstract

本公开涉及半导体器件及其制造方法。在从半导体衬底SUB的第一主表面到达预定深度的深沟槽DTC中，形成包括插塞PUG和场板FP的多个柱状导体CCB。沿着深沟槽DTC的侧壁表面形成p型杂质层PIL。在插塞PUG的底部与p型杂质层PIL的底部之间，场板FP和p型杂质层PIL被定位为经由插入其间的绝缘膜FIF彼此面对。在p型杂质层PIL的底部与场板FP的底部之间，场板FP和半导体衬底SUB的n型漂移层NDL被定位为经由插入其间的绝缘膜FIF彼此面对。

Description

半导体器件及其制造方法
相关申请的交叉引用
于2019年4月2日提交的日本专利申请No.2019-070450的公开(包括说明书、附图和摘要)通过引用整体合并于此。
技术领域
本发明涉及一种半导体器件及其制造方法，并且本发明可以适当地用于例如具有场板结构和超结结构的半导体器件中。
背景技术
在电力系统的半导体器件中，使用场板结构作为用于获取低传导电阻(导通电阻)和高耐压的结构。专利文献1和2公开了例如具有场板结构的半导体器件。
在电力系统的半导体器件中，为了降低导通电阻，需要增加漂移层(例如，n型漂移层)的杂质浓度。然而，当增加漂移层的杂质浓度时，存在击穿电压降低的问题。在场板结构的半导体器件中，电场强度增加，并且可以在不增加漂移层的杂质浓度的情况下改善漂移层的击穿电压。
公开了以下技术。
[专利文献1]日本未审查专利申请公开No.2012-059943
[专利文献2]国际专利公开No.P2011-512677A
发明内容
在电力系统的半导体器件中，需要进一步的高耐压和低导通电阻。从本说明书的描述和附图，其他目的和新颖特征将变得很清楚。
解决问题的手段
根据一个实施例的一种半导体器件包括第一导电类型的半导体衬底、第一电极、第二电极、多个柱状导体、第二导电类型的第一杂质区域、第二导电类型的第二杂质区域、第一导电类型的第三杂质区域和栅电极。半导体衬底具有第一主表面和第二主表面，并且第一电极形成在第一主表面的一侧，并且第二电极形成在第二主表面的一侧。多个柱状导体电连接到第一电极，并且从半导体衬底的第一主表面形成到第一深度。对于多个柱状导体中的每个柱状导体，在从半导体衬底的第一主表面起比第一深度浅的第二深度上，第二导电类型的第一杂质区域以围绕柱状导体的方式形成，并且电连接到第一电极。第二导电类型的第二杂质区域从半导体衬底的第一主表面形成到比第二深度浅的第三深度，并且电连接到第一电极。第一导电类型的第三杂质区域从第二杂质区域的第一主表面的一侧形成到比第三深度浅的第四深度，并且电连接到第一电极。栅电极经由栅电介质膜形成在栅极沟槽中以穿透第三杂质区域和第二杂质区域，该栅极沟槽从第一主表面到达第一导电类型的半导体衬底的一部分。第一杂质区域分别与第一导电类型的半导体衬底的部分和第二杂质区域接触。多个柱状导体中的每个柱状导体包括场板，从半导体衬底的第一主表面来看，场板从比第二深度浅的第五深度形成到第一深度，并且经由绝缘膜形成在第一导电类型的半导体衬底中。在第五深度与第二深度之间，场板和第一杂质区域彼此面对，其中绝缘膜介于它们之间。在第二深度与第一深度之间，场板和第一导电类型的半导体衬底彼此面对，其中绝缘膜介于它们之间。
根据另一实施例的一种制造半导体器件的方法包括以下步骤。
制备具有第一主表面和第二主表面的第一导电类型的半导体衬底。在半导体衬底的第一主表面中形成具有预定深度的栅极沟槽，并且通过在栅极沟槽中插入栅电介质膜来形成栅电极。在半导体衬底的第一主表面上与栅电极相距一定距离处形成具有比栅极沟槽更深的第一深度的深沟槽。向深沟槽的侧壁表面中注入第二导电类型的杂质，以在从半导体衬底的第一主表面起比第一深度浅的第二深度上形成第二导电类型的第一杂质区域。为了填充深沟槽的内部，形成导电膜以经由覆盖深沟槽的侧壁表面的绝缘膜来填充深沟槽。以与第一杂质区域接触的方式，从半导体衬底的第一主表面到比栅极沟槽的底部浅的第三深度形成第二导电类型的第二杂质区域。以到达深沟槽的侧壁表面的方式，从第二杂质区域的第一主表面的一侧到比第三深度浅的第四深度形成第一导电类型的第三杂质区域。为了暴露第三杂质区域和第一杂质区域，去除深沟槽中位于从第一主表面的一侧起比第二深度浅并且比第三深度深的第五深度上的绝缘膜的一部分和导电膜的一部分，并且将导电膜的剩余部分形成为场板。在深沟槽中形成达到第五深度并且与场板接触并且与第三杂质区域和第一杂质区域接触的插塞。在半导体衬底的第一主表面上形成电连接到插塞的第一电极。在半导体衬底的第二主表面上形成第二电极。
根据一个实施例，可以实现半导体器件的高耐压和低导通电阻两者。
根据另一实施例，可以制造能够实现高耐压和低导通电阻两者的半导体器件。
附图说明
图1是根据每个实施例的半导体器件的平面图案的平面图示例；
图2是根据第一实施例的半导体器件在图1中所示的截面线II-II中的截面图；
图3是第一实施例的半导体器件的与图1所示的截面线II-II相对应的截面透视图；
图4是示出第一实施例中的半导体器件的平面图案的示例的局部放大平面图；
图5是第一实施例中的半导体器件在图4所示的截面线V-V处的部分截面图；
图6是示出第一实施例中的半导体器件的制造方法的一个步骤的截面图；
图7是示出在图6所示的工艺之后执行的步骤的截面图；
图8是示出在图7所示的工艺之后执行的步骤的截面图；
图9是示出在图8所示的工艺之后执行的步骤的截面图；
图10是示出在图9所示的工艺之后执行的步骤的截面图；
图11是示出在图10所示的工艺之后执行的步骤的截面图；
图12是示出在图11所示的工艺之后执行的步骤的截面图；
图13是示出在图12所示的工艺之后执行的步骤的截面图；
图14是示出在图13所示的工艺之后执行的步骤的截面图；
图15是示出在图14所示的工艺之后执行的步骤的截面图；
图16是示出初始化状态的部分截面图，用于解释涉及第一实施例的半导体器件的基于模拟的评估；
图17是示出初始化状态的部分截面图，用于解释根据比较示例的半导体器件的基于模拟的评估；
图18是示出电场强度的分布的部分截面图，用于解释通过模拟涉及第一实施例的半导体器件进行的评估；
图19是示出电场强度的分布的部分截面图，用于解释通过模拟根据比较示例的半导体器件进行的评估；
图20是示出第一实施例中的n型漂移层的深度方向与栅电极下方的电场强度之间的关系的图；
图21是示出第一实施例中的p型杂质层的深度与击穿电压之间的关系的图；
图22是示出第一实施例中的p型杂质层的峰值浓度与击穿电压之间的关系的图；
图23是用于说明第一实施例中的p型杂质层与n型漂移层之间的电荷平衡的截面图；
图24是示出图23所示的截面线XXIV-XXIV中的p型杂质层和n型漂移层的杂质浓度的分布的示例的图；
图25是示出图23所示的截面线XXV-XXV中的p型杂质层和n型漂移层的杂质浓度的分布的示例的图；
图26是示出每个实施例中的栅电极的布置的平面布置图案的修改示例的局部平面图；
图27是示出每个实施例中的包括场板的柱状导体的平面构造的第一修改示例的局部平面图；
图28是示出每个实施例中的包括场板的柱状导体的平面构造的第二修改示例的局部平面图；
图29是示出每个实施例中的包括场板的柱状导体的平面构造的第三修改示例的局部平面图；
图30是根据第二实施例的半导体器件的与图1所示的截面线II-II相对应的截面图；
图31是示出第二实施例中的半导体器件的制造方法的一个步骤的截面图；
图32是示出在图31所示的工艺之后执行的步骤的截面图；
图33是示出在图32所示的工艺之后执行的工艺的截面图；
图34是示出第二实施例中的n型漂移层的深度方向与栅电极下方的电场强度之间的关系的图；
图35是根据第三实施例的半导体器件的与图1所示的截面线II-II相对应的截面图；
图36是示出第三实施例中的半导体器件的制造方法的一个步骤的截面图；
图37是示出根据第三实施例的修改示例的半导体器件的制造方法的一个步骤的截面图；以及
图38是示出第三实施例中的n型漂移层的深度方向与栅电极下方的电场强度之间的关系的图。
具体实施方式
(实施例1)
将描述根据第一实施例的半导体器件的示例。将描述半导体器件PSD的平面结构。如图1所示，在半导体器件PSD中，在半导体衬底SUB的第一主表面上形成有栅电极垫GEP和源电极垫SEP。半导体衬底SUB的另一主表面(第二主表面)上形成有漏电极垫DEP(参见图2)。
将更详细地描述半导体器件PSD的平面结构和截面结构。如图2和3所示，半导体衬底SUB包括n+型衬底NPSB和n型外延层NEL。n型外延层NEL成为n型漂移层NDL。从半导体衬底SUB的第一主表面到n型外延层NEL中的预定深度形成有多个柱状导体CCB。
多个柱状导体CCB中的每个形成在深沟槽DTC中。多个柱状导体CCB中的每个包括钨的插塞PUG和场板FP。绝缘膜FIF插入在场板FP与半导体衬底SUB之间。
对于多个柱状导体CCB中的每个，以在平面视图中围绕柱状导体CCB的方式从半导体衬底SUB的第一主表面起以预定深度(第二深度)形成有p型杂质层PIL(第一杂质区域)。从深沟槽DTC的侧壁表面朝向n型外延层NEL等的一侧形成有p型杂质层PIL。p型杂质层PIL经由插塞PUG电连接到源电极垫SEP。
从半导体衬底SUB的第一主表面起以预定深度(第三深度)形成有p型基极扩散层BDL(第二杂质区域)。从p型基极扩散层BDL的表面到比p型基极扩散层BDL的底部浅的预定深度(第四深度)形成有n+型源极扩散层SDL(第三杂质区域)。
从半导体衬底SUB的第一主表面到达n型外延层NEL的部分的栅极沟槽GTC被形成为穿透n+型源极扩散层SDL和p型基极扩散层BDL。在栅极沟槽GTC中形成有栅电极TGEL，栅电介质膜GIF插入在栅极沟槽GTC与栅电极TGEL之间。栅电极TGEL、n+型源极扩散层SDL和n型漂移层NDL构成MOS(金属氧化物半导体)型场效应晶体管。
层间绝缘膜ILF被形成为覆盖半导体衬底SUB的第一主表面。源电极垫SEP被形成以使其与层间绝缘膜ILF接触。多个柱状导体CCB中的每个经由插塞PUG电连接到源电极垫SEP。n+型源极扩散层SDL和p型杂质层PIL分别形成为与插塞PUG接触。在平面视图中包括p型杂质层PIL的柱状导体CCB的形状(图案)例如被设置为正方形。
在上述的半导体器件PSD中，p型杂质层PIL形成在从半导体衬底SUB的第一主表面起的预定深度处。在插塞PUG的底部(第五深度)与p型杂质层PIL的底部(第二深度)之间，场板FP和p型杂质层PIL被定位为在其间插入有绝缘膜FIF。该结构称为半超结结构。
从比p型杂质层PIL的底部(第二深度)浅的插塞PUG的底部(第五深度)到深沟槽DTC的底部(第一深度)形成场板FP。在p型杂质层PIL的底部(第二深度)与场板FP的底部(第一深度)之间，场板FP和半导体衬底SUB的n型漂移层NDL被定位为在其间插入有绝缘膜FIF。该结构称为场板结构。
场板FP经由插塞PUG电连接到源电极垫SEP。n+型源极扩散层SDL和p型杂质层PIL经由插塞PUG电连接到源电极垫SEP。
栅电极TGEL通过栅极布线GIC(参见图4)电连接到栅电极垫GEP(参见图1)。如图4和图5所示，其中形成有栅电极TGEL的栅极沟槽GTC包括在一个方向上延伸的一部分和在与该一个方向相交的另一方向上延伸的一部分。在半导体衬底SUB的第一主表面上的预定区域中，栅电极TGEL经由栅极触点GCN电连接到栅极布线GIC。栅极布线GIC连接到栅电极垫GEP(参见图1)。
接下来，将描述上述半导体器件的示例性制造方法。首先，如图6所示，通过外延生长在n+型衬底NPSB的表面上形成n型外延层NEL。n+型衬底NPSB和n型外延层NEL形成半导体衬底SUB。
接下来，在半导体衬底SUB上执行预定的光刻和蚀刻工艺以形成栅极沟槽(未示出)。接下来，执行热酸处理以形成用作栅极电介质膜的热氧化膜(未示出)。接下来，例如，形成多晶硅膜(未示出)以填充栅极沟槽。
接下来，执行回蚀工艺。结果，如图7所示，去除位于半导体衬底SUB的上表面上的多晶硅膜的部分和热氧化膜的部分，并且在栅极沟槽GTC中形成栅电极TGEL，其中在栅极沟槽GTC与栅电极TGEL之间插入有栅电介质膜GIF。注意，可以执行化学机械抛光工艺来代替回蚀工艺。
接下来，形成用于形成深沟槽的保护膜IPF(参见图8)以覆盖半导体衬底SUB。作为保护膜，例如，形成氮化硅膜和氧化硅膜的层叠膜。此时，氮化硅膜是下层膜。接下来，执行光刻以形成与深沟槽的图案相对应的光致抗蚀剂图案(未示出)。
接下来，使用光致抗蚀剂图案作为蚀刻掩模，蚀刻半导体衬底SUB(n型外延层NEL)。然后，去除光致抗蚀剂图案。结果，如图8所示，形成深沟槽DTC。
接下来，通过使用保护膜IPF作为注入掩模进行倾斜离子注入来向深沟槽DTC的侧壁表面中注入p型杂质。结果，如图9所示，在深沟槽DTC的侧壁表面上形成p型杂质层PIL。从半导体衬底SUB(n型外延层NEL)的第一主表面起以预定深度(第二深度)形成p型杂质层PIL。
接下来，进行热酸处理以在深沟槽DTC的侧壁表面上形成热氧化膜(未示出)。接下来，通过例如CVD(化学气相沉积)方法形成绝缘膜以覆盖热氧化膜等。因此，如图10所示，绝缘膜TIF被形成为覆盖包括深沟槽DTC的侧壁表面的半导体衬底SUB的第一主表面。
接下来，如图11所示，以填充深沟槽DTC的方式形成多晶硅膜PSF以覆盖半导体衬底SUB的第一主表面。接下来，执行化学机械抛光工艺以去除位于半导体衬底SUB的上表面上的多晶硅膜PSF的一部分、绝缘膜TIF的一部分和保护膜IPF。
此时，保护膜IPF的氮化硅膜用作化学机械抛光工艺的停止层。接下来，通过湿法蚀刻工艺去除氮化硅膜。因此，如图12所示，绝缘膜TIF和多晶硅膜PSF留在深沟槽DTC中，并且半导体衬底SUB(n型外延层NEL)的表面被暴露。接下来，在半导体衬底SUB的暴露表面上形成保护膜(未示出)。
接下来，从半导体衬底SUB的第一主表面注入p型杂质。接下来，注入n型杂质。结果，如图13所示，从半导体衬底SUB的第一主表面起以预定深度(第三深度)形成p型基极扩散层BDL。p型基极扩散层BDL的p型杂质浓度例如为约1017原子/cm3。从p型基极扩散层BDL的表面起以预定深度形成n+型源极扩散层SDL。
n+型源极扩散层SDL的n型杂质密度例如为约1020原子/cm3。此时，通过注入具有更高的n型杂质浓度的杂质，将位于半导体衬底SUB的第一主表面上的p型杂质层PIL的一部分替换为n+型源极扩散层SDL的一部分。
接下来，形成诸如氧化硅膜等层间绝缘膜ILF以覆盖半导体衬底SUB的第一主表面。接下来，执行预定的光刻工艺和蚀刻工艺以从深沟槽DTC的第一主表面侧去除位于预定深度之上的多晶硅膜PSF的一部分和绝缘膜FIF的一部分。
结果，如图14所示，形成暴露深沟槽DTC的一部分的开口SOP。开口SOP从第一主表面的一侧形成到比p型杂质层PIL的底部(第二深度)浅并且比p型基极扩散层BDL的底部(第三深度)深的位置(第五深度)。
接下来，例如，通过例如CVD形成钨膜(未示出)，从而以填充开口SOP的方式覆盖层间绝缘膜ILF。接下来，对钨膜进行例如化学机械抛光，以去除位于层间绝缘膜ILF的上表面上的钨膜的一部分，同时留下位于开口SOP中的钨膜的一部分。
结果，如图15所示，在深沟槽DTC中形成钨的插塞PUG。留在插塞PUG下方的多晶硅膜的一部分用作场板FP。插塞PUG与n+型源极扩散层SDL、p型杂质层PIL和场板FP中的每个接触。
接下来，通过例如溅射形成铝膜(未示出)以覆盖层间绝缘膜ILF等。接下来，执行预定的光刻处理和蚀刻处理。结果，如图15所示，形成源电极垫SEP。与源电极垫SEP同时，形成栅极布线GIC和栅电极垫GEP。之后，形成漏电极垫DEP以覆盖半导体衬底SUB的第二主表面。这样，完成了半导体器件PSD的主要部分。
在上述半导体器件PSD中，首先，提供了场板结构。结果，可以实现半导体器件PSD的高耐压和低导通电阻。除了场板结构，上述半导体器件PSD还具有半超结结构。结果，可以进一步提高耐压。将描述由发明人进行的模拟的评估和结果。
首先，将描述模拟的初始条件(初始状态)。在模拟中，在相邻的深沟槽中的一个深沟槽中的绝缘膜与另一深沟槽中的绝缘膜之间设置包括MOS场效应晶体管的区域。
作为一个实施例，图16示出上述半导体器件的初始化。如图16所示，在根据该实施例的半导体器件中，设置包括p型杂质层的半超结结构和场板结构。在图16中，用阴影线的方向和阴影线的密度示意性地示出了n型杂质浓度的高度与p型杂质浓度的高度之间的关系。
接下来，图17示出了根据比较示例的半导体器件的初始状态。如图17所示，在根据该比较示例的半导体器件中，没有设置与p型杂质层相对应的杂质层，而仅设置了典型的场板结构。在图17中，用阴影线的方向和阴影线的密度示意性地示出了n型杂质浓度的高度与p型杂质浓度的高度之间的关系。
接下来，将描述当将用于评估耐压的预定电压施加到n+型源极扩散层时的电场强度分布。图18中示出了根据实施例的半导体器件中的电场强度分布，并且图19中示出了根据比较示例的半导体器件中的电场强度分布。在图18和19中的每个中，仅示出了场强轮廓线，以避免附图复杂化。根据计算出的电场强度分布，在Y＝0的坐标下，从栅电极(栅电介质膜)正下方的位置提取深度方向的电场强度(参见向下箭头)。图20中示出了电场强度的曲线图。
在图20中，用实线示出了根据该实施例的半导体器件的电场强度的曲线图作为实施例1。用虚线示出了根据比较示例的半导体器件的电场强度的曲线图作为比较示例。如图20所示，在根据该实施例的半导体器件中，由于形成了p型杂质层，因此，当X的值约为2μm至6μm时，电场强度高于根据比较示例的半导体器件的电场强度。击穿电压被计算为深度方向上的电场强度的积分值。发明人从电场强度的曲线图得出以下结论：与根据比较示例的半导体器件相比，可以提高作为半导体器件的耐压。
接下来，发明人通过模拟来评估p型杂质层的深度与耐压之间的关系。该曲线图在图21中示出。横轴表示从图16所示的深沟槽中的绝缘膜的上端起(即，从场板的上端到p型杂质层的下端)的长度d。纵轴表示击穿电压。如图21所示，发现，通过将从场板的上端到p型杂质层的下端的长度d设置为场板的长度(深度)的一半而提高了耐压。场板的长度的一半并非意在精确地是一半，而是由于制造差异而包括±10％的误差范围。
可以理解，当从场板的上端到p型杂质层的下端的长度d小于场板的长度时，击穿电压迅速降低。认为这是因为，当缩短长度d时，半导体器件的结构与根据比较示例的不具有p型杂质层的半导体器件的结构相似，因此降低了提高耐压的效果。
另一方面，可以理解，击穿电压随着从场板的上端到p型杂质层的下端的长度d的增加而逐渐减小。如图20所示，在根据比较示例的半导体器件中，场板的下端部附近的电场强度(电场强度A)比场板的深度方向上的中央附近的电场强度高。因此，在将长度d设置为相对较长的情况下，场板FP的下端部附近的电场强度与根据比较示例的半导体器件的电场强度A相差不大，并且改善耐压的效果很小。
即，为了提高耐压，已经发现，期望将p型杂质层形成到预定深度，使得可以在根据比较示例的半导体器件的电场强度分布中提高相对较低的电场强度下的电场强度。在此，已经发现，将长度d设置为场板的长度(深度)的一半对于提高耐压是有效的。如上所述，长度d包括±10％的误差范围作为制造偏差。
接下来，发明人通过模拟来评估p型杂质层的杂质浓度与耐压之间的关系。该曲线图在图22中示出。横轴表示p型杂质层的峰值浓度。纵轴表示击穿电压。p型杂质层的长度d(深度)设置为2μm。如图22所示，发现，当p型杂质层的杂质浓度(峰值浓度)为约2.6×1017原子/cm3时，耐压变为最高。
接下来，将描述p型杂质层PIL的杂质量与n型漂移层NDL的杂质量之间的电荷平衡。在此，如图23所示，将描述在截面中在沿着布置有相邻柱状导体CCB的方向上在一个深度位置(截面线XXIV-XXIV)和另一深度位置(截面线XXV-XXV)的p型杂质层PIL中的杂质量和n型漂移层NDL中的杂质量。
首先，图24示出了沿着截面线XXIV-XXIV的杂质浓度的分布。横轴表示图23所示的栅电极的中央所在的位置(坐标)是Y＝0。纵轴表示杂质浓度。在图24中，示出了在一个柱状导体CCB侧的p型杂质层PILA、在另一柱状导体CCB侧的p型杂质层PILB、以及位于p型杂质层PILA与p型杂质层PILB之间的n型漂移层NDL的在相应深度位置处的杂质浓度的分布。
在此，将基于p型杂质层PILA在一个深度位置处的杂质浓度的杂质量设置为(Qp1)/2。将基于p型杂质层PILB在一个深度位置处的杂质浓度的杂质量定义为(Qp1)/2。令Qn1为基于n型漂移层NDL在n型漂移层NDL的一个深度位置处的杂质浓度的杂质量。每个杂质量对应于相应杂质浓度的分布的面积。
然后，p型杂质量的总和为(Qp1)/2+(Qp1)/2＝Qp1。在半导体器件PSD中，p型杂质层PIL的杂质浓度和n型漂移层NDL的杂质浓度被设置为使得p型杂质量的总Qp1等于n型杂质量Qn1。
接下来，图25示出了沿着截面线XXV-XXV的杂质浓度的分布。横轴表示Y＝0时的位置是图23所示的栅电极的中央。纵轴表示杂质浓度。图25示出了在一个柱状导体CCB侧的p型杂质层PILA、在另一柱状导体CCB侧的p型杂质层PILB、以及位于p型杂质层PILA与p型杂质层PILB之间的n型漂移层NDL在其他深度位置处的杂质浓度的分布。
在此，将基于p型杂质层PILA在其他深度位置处的杂质浓度的杂质量假定为(Qp2)/2。令基于p型杂质层PILB在其他深度位置处的杂质浓度的杂质量为(Qp2)/2。令Qn2为基于n型漂移层NDL在其他深度位置处的杂质浓度的杂质量。每个杂质量对应于对应杂质浓度的分布的面积。
然后，p型杂质量的总和为(Qp2)/2+(Qp2)/2＝Qp2。在半导体器件PSD中，p型杂质层PIL的杂质浓度和n型漂移层NDL的杂质浓度被设置为使得p型杂质量的总Qp2等于n型杂质量Qn2。注意，Qp2＝Qn2并非旨在严格地表示Qp2和Qn2相等，而是在制造偏差方面包括±10％的误差范围。
如图24和25所示，p型杂质层PIL和n型漂移层NDL在一个深度位置处的杂质浓度以及p型杂质层PIL和n型漂移层NDL在另一深度位置处的杂质浓度彼此不同，不是同一杂质浓度。
然而，在一个深度位置处，p型杂质量的总Qp1等于n型杂质量Qn1。在其他深度位置处，p型杂质量的总Qp2等于n型杂质量Qn2。因此，在半导体器件PSD中，可以通过电荷平衡来确保最高耐压。
在上述半导体器件中，其中形成有栅电极TGEL的栅极沟槽GTC的平面图案以其中栅极沟槽GTC的间距如图3或图4所示偏移的网状图案为例。栅极沟槽GTC的平面图案可以是具有均匀间距的网格图案，如图26所示。柱状导体CCB的平面形状以正方形为例进行说明。柱状导体CCB的平面形状可以是例如如图27所示的矩形。如图28所示，该形状可以是八边形，也可以是圆形，如图29所示。
(实施例2)
将描述根据第二实施例的半导体器件的示例。如图30所示，对于多个柱状导体CCB中的每个，从半导体衬底SUB的第一主表面起以预定深度(第二深度)形成p型杂质层PIL。p型杂质层PIL包括p型杂质层PILH、p型杂质层PILM和p型杂质层PILL。
p型杂质层PILL的杂质浓度为例如1017原子/cm3。p型杂质层PILM的杂质浓度比p型杂质层PILL的杂质浓度高，例如约1018原子/cm3。p型杂质层PILH的杂质浓度比p型杂质层PILM的杂质浓度高，例如约1019原子/cm3。由于其他构造与图2所示的半导体器件等的构造相同，因此，相同的构件由相同的附图标记表示，并且除非需要，否则将不重复其描述。
接下来，将描述上述半导体器件的示例性制造方法。首先，在执行与图6至图8所示的工艺基本相似的工艺之后，以第一注入角度和第一剂量向深沟槽DTC的侧壁表面中注入p型杂质，如图31所示。结果，形成将成为p型杂质层PILL的部分。
接下来，如图32所示，以第二注入角度和第二剂量向深沟槽DTC的侧壁表面中注入p型杂质。第二注入角度大于第一注入角度。第二剂量高于第一剂量。结果，形成将成为p型杂质层PILM的部分，而留下p型杂质层PILL的一部分。
接下来，如图33所示，以第三注入角度和第三剂量向深沟槽DTC的侧壁表面中注入p型杂质。第三注入角度大于第二注入角度。第三剂量高于第二剂量。因此，形成p型杂质层PILH，同时留下p型杂质层PILL的一部分和p型杂质层PILM的一部分。此后，通过与图10至图15所示的步骤相同的步骤完成图30所示的半导体器件的主要部分。
在上述半导体器件PSD中，p型杂质层PIL包括p型杂质层PILH、p型杂质层PILM和p型杂质层PILL。p型杂质层PILM的杂质浓度高于p型杂质层PILL的杂质浓度。p型杂质层PILH的杂质浓度高于p型杂质层PILM的杂质浓度。
发明人认为，基于通过对根据第一实施例的半导体器件PSD执行的模拟而进行的评估的结果，出现了三个峰值，作为包括具有上述三种不同杂质浓度的p型杂质层PIL的半导体器件PSD中的图20中描述的电场强度。即，如图34所示，除了与p型杂质层PILL相对应的电场强度的峰值，还出现了与p型杂质层PILM相对应的电场强度的峰值和与p型杂质层PILH相对应的电场强度的峰值(参见第二实施例中的实线)。
发明人认为，通过将这种电场强度的峰值相加，深度方向上的电场强度的积分值变为大于在第一实施例中描述的半导体器件的积分值，参见第一实施例，结果，耐压进一步提高。
此外，已经发现，上述半导体器件提高了对雪崩击穿的抵抗性。将对这一点进行解释。雪崩击穿是其中尖峰电压超过MOS晶体管的漏极额定耐压并且进入击穿区域并且由于例如在感性负载中在截止操作时生成的反激电压而击穿的模式。
当在栅电极TGEL周围的电场很强的位置发生击穿时，生成载流子、空穴被引出到源电极垫SEP侧、并且电子器件被引出到漏电极垫DEP侧。此时，当空穴从n型漂移层NDL流向p型基极扩散层BDL时，由电阻器生成电位差，并且电子从n+型源极扩散层SDL注入到p型基极扩散层BDL，寄生双极晶体管工作。即，由n+型源极扩散层SDL、p型基极扩散层BDL和n型漂移层NDL构成的寄生NPN型双极晶体管工作，并且电流从漏电极垫DEP流向源电极垫SEP。
在上述半导体器件PSD中，p型杂质层PIL沿着深沟槽DTC的侧表面形成。p型杂质层PIL在深沟槽DTC的侧壁表面上与插塞PUG接触，并且在深度方向上与n型漂移层NDL和p型基极扩散层BDL接触。这种布置结构确保了电连接到源电极垫SEP的插塞PUG与p型杂质层PIL之间的足够的接触面积。充分确保n型漂移层NDL、p型基极扩散层BDL和p型杂质层PIL之间的接触面积。另外，在p型杂质层PIL中，具有相对较高杂质浓度的p型杂质层PILH与p型基极扩散层BDL和插塞PUG接触。
因此，当发生击穿时，在从n型漂移层NDL流入p型基极扩散层BDL的空穴中，从p型基极扩散层BDL通过p型杂质层PILH流入PUG插塞中的空穴的成分数增加。另外，从n型漂移层NDL通过p型杂质层PIL流入插塞PUG中的空穴的成分数增加。结果，在栅电极TGEL附近流动的空穴的成分减少。结果，从n+型源极扩散层SDL注入到p型基极扩散层BDL的电子数减少，并且可以抑制寄生NPN型双极晶体管的操作。因此，可以提高抗雪崩性。
(实施例3)
将描述根据第三实施例的半导体器件的示例。如图35所示，半导体衬底SUB包括n+型衬底NPSB、n型外延层NEL和n-型外延层NELL。n型外延层NEL的杂质浓度例如为约1016原子/cm3。n-型外延层NELL的杂质浓度例如为约1015原子/cm3。
n型外延层NEL变为n型漂移层NDL。n-型外延层NELL变为n-型漂移层NDLL。从半导体衬底SUB的第一主表面穿过n-型外延层NELL到n型外延层NEL中的预定深度形成多个柱状导体CCB。由于其他构造与图2所示的半导体器件等的构造相同，因此，相同的构件由相同的附图标记表示，并且除非需要，否则将不重复其描述。
接下来，将描述上述半导体器件的示例性制造方法。首先，如图36所示，通过外延生长，在n+型衬底NPSB的表面上形成n型外延层NEL。通过外延生长，在n型外延层NEL的表面上形成n-型外延层NELL。n-型外延层NELL的杂质浓度低于n型外延层NEL的杂质浓度。半导体衬底SUB由n+型衬底NPSB、n型外延层NEL和n-型外延层NELL形成。此后，通过与图7至图15所示的步骤相同的步骤完成图35所示的半导体器件的主要部分。
此外，作为上述半导体器件的另一示例性制造方法，可以如下制造。在执行与图6至图8所示的步骤相同的步骤之后，从深沟槽DTC的侧壁等注入p型杂质，如图37所示。此后，执行热处理。结果，位于从n型外延层NEL的表面起预定深度处的n型外延层NEL的n型杂质被p型杂质抵消，并且形成杂质浓度比n型外延层NEL的杂质浓度低的n-型外延层NELL。此后，通过与图9至图15所示的步骤相同的步骤完成图35所示的半导体器件的主要部分。
在上述的半导体器件PSD中，形成杂质浓度低于n型漂移层NDL的杂质浓度的n-型漂移层NDLL。在深沟槽DTC中形成每个包括场板FP的多个柱状导体CCB，深沟槽DTC穿透n-型外延层NELL并且从半导体衬底SUB的第一主表面到达n型外延层NEL。沿着深沟槽DTC的侧壁表面形成与p型基极扩散层BDL和n-型漂移层NDLL(n-型外延层NELL)接触的p型杂质层PIL。
基于对根据第一实施例的半导体器件PSD执行的评估结果，发明人认为，在上述包括与p型杂质层PIL接触的n-型漂移层NDLL的半导体器件PSD中，电场强度在n-型漂移层NDLL所在的深度方向上增加。即，如图38所示，认为n-型漂移层NDLL所在的区域中的电场强度的基点(base)比第一实施例中描述的半导体器件PSD的电场强度的基点高(参考第三实施例中的实线)。
发明人认为，与第一实施例中描述的半导体器件PSD的积分值相比，电场强度的基点的增加使深度方向上的电场强度的积分值增加，结果，击穿电压进一步提高。
注意，在相应实施例中描述的半导体器件可以根据需要以各种方式组合。还设想了根据实施例的权利要求的从属关系。
尽管已经基于实施例具体描述了本发明人做出的发明，但是本发明不限于上述实施例，并且不用说，在不脱离其主旨的情况下可以进行各种修改。

Claims (9)

1.一种半导体器件，包括：
第一导电类型的半导体衬底，具有第一主表面和与所述第一主表面相对的第二主表面；
第一电极，形成在所述半导体衬底的所述第一主表面上；
第二电极，形成在所述半导体衬底的所述第二主表面上；
多个柱状导体，形成在所述半导体衬底中并且电连接到所述第一电极，所述多个柱状导体从所述半导体衬底的所述第一主表面的一侧延伸第一深度；
第二导电类型的第一杂质区域，形成在所述半导体衬底中并且电连接到所述第一电极，所述第一杂质区域从所述半导体衬底的所述第一主表面的所述一侧延伸比所述第一深度浅的第二深度；
所述第二导电类型的第二杂质区域，形成在所述半导体衬底中并且电连接到所述第一电极，所述第二杂质区域从所述半导体衬底的所述第一主表面的所述一侧延伸比所述第二深度浅的第三深度；
所述第一导电类型的第三杂质区域，形成在所述半导体衬底中并且电连接到所述第一电极，所述第三杂质区域从所述半导体衬底的所述第一主表面的所述一侧延伸比所述第三深度浅的第四深度；以及
栅电极，经由栅极电介质膜形成在所述半导体衬底中的栅极沟槽内，以便穿透所述第三杂质区域和所述第二杂质区域；
其中所述第一杂质区域分别与所述第一导电类型的所述半导体衬底的一部分和所述第二杂质区域接触，
其中所述多个柱状导体中的每个柱状导体包括场板，从所述半导体衬底的所述第一主表面来看，所述场板从比所述第二深度浅的第五深度形成到所述第一深度，以及
其中所述场板和所述第一导电类型的所述半导体衬底经由所述第二深度与所述第一深度之间的绝缘膜彼此相对。
2.根据权利要求1所述的半导体器件，其中所述多个柱状导体中的每个柱状导体以穿透所述第三杂质区域和所述第二杂质区域的方式形成在深沟槽中，所述深沟槽从所述第一主表面到达所述第一导电类型的所述半导体衬底的一部分，以及
其中绝缘膜被形成在所述多个柱状导体中的每个柱状导体与所述半导体衬底之间。
3.根据权利要求2所述的半导体器件，其中所述多个柱状导体中的每个柱状导体在所述深沟槽中从所述半导体衬底的所述第一主表面形成到所述第五深度，以及
其中所述多个柱状导体中的每个柱状导体包括与所述场板和所述第一杂质区域接触的插塞。
4.根据权利要求3所述的半导体器件，其中所述第一杂质区域从所述第五深度到所述第二深度的长度被设置为与所述场板从所述第五深度到所述第一深度的长度的一半相对应的长度。
5.根据权利要求1所述的半导体器件，其中所述第一杂质区域包括具有第一杂质浓度的第一部分和具有高于所述第一杂质浓度的第二杂质浓度的第二部分，以及
其中所述第一部分与所述第二部分相比位于所述第一主表面的近侧。
6.根据权利要求1所述的半导体器件，其中所述第一导电类型的所述半导体衬底包括具有第三杂质浓度的第一层和具有低于所述第三杂质浓度的第四杂质浓度的第二层，其中所述第二层与所述第一层相比位于所述第一主表面的近侧，并且其中所述多个柱状导体中的每个柱状导体被形成为到达所述第一层，并且所述栅电极被形成为到达所述第二层。
7.根据权利要求1所述的半导体器件，其中所述多个柱状导体中的每个柱状导体在平面图中的形状为正方形、圆形或八边形中的任一种。
8.一种制造半导体器件的方法，包括以下步骤：
制备具有第一主表面和第二主表面的第一导电类型的半导体衬底；
在所述半导体衬底的所述第一主表面上形成预定深度的栅极沟槽；
在所述栅极沟槽中形成栅电极，其中在所述栅极沟槽与所述栅电极之间插入有栅极绝缘膜；
在所述半导体衬底的所述第一主表面上形成深沟槽，所述深沟槽具有比所述栅极沟槽更深的第一深度并且形成为与所述栅电极相距一定距离；
通过向所述深沟槽的侧壁表面中注入第二导电类型的杂质，来在所述半导体衬底的所述第一主表面中形成所述第二导电类型的第一杂质区域，所述第一杂质区域距所述半导体衬底的所述第一主表面为比所述第一深度浅的第二深度；
在所述深沟槽中形成导电膜以经由覆盖所述深沟槽的所述侧壁表面的绝缘膜来填充所述深沟槽；
在所述半导体衬底的所述第一主表面中形成所述第二导电类型的第二杂质区域以接触所述第一杂质区域，所述第二杂质区域具有比所述栅极沟槽的底部浅的第三深度；
在所述第二杂质区域的所述第一主表面中形成所述第一导电类型的第三杂质区域，所述第三杂质区域具有比所述第三深度浅的第四深度；
去除所述绝缘膜的一部分和所述导电膜的一部分以暴露所述第三杂质区域的一部分和所述第一杂质区域的一部分，所述绝缘膜的去除部分和所述导电膜的去除部分具有比所述第二深度浅并且比所述第三深度深的第五深度，从而形成所述导电膜的剩余部分的场板；
在所述深沟槽中形成具有所述第五深度的插塞以接触所述场板、所述第三杂质区域和所述第一杂质区域；
在所述半导体衬底的所述第一主表面上形成电连接到所述第一插塞的第一电极；以及
形成电连接到所述半导体衬底的所述第二主表面的第二电极。
9.根据权利要求8所述的制造半导体器件的方法，其中形成所述第一杂质区域的步骤包括：
以第一入射角向所述深沟槽的所述侧壁表面中注入具有第一杂质浓度的所述第二导电类型的第一杂质的步骤；以及
以小于所述第一入射角的第二入射角向所述深沟槽的所述侧壁表面中注入具有比所述第一杂质浓度高的第二杂质浓度的所述第二导电类型的第二杂质的步骤。
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