CN111798912A - 低电压存储器的存储器内建自测试纠错码（mbist ecc） - Google Patents

低电压存储器的存储器内建自测试纠错码（mbist ecc） Download PDF

Info

Publication number
CN111798912A
CN111798912A CN202010143454.XA CN202010143454A CN111798912A CN 111798912 A CN111798912 A CN 111798912A CN 202010143454 A CN202010143454 A CN 202010143454A CN 111798912 A CN111798912 A CN 111798912A
Authority
CN
China
Prior art keywords
sliding window
cell
memory
module
failure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010143454.XA
Other languages
English (en)
Other versions
CN111798912B (zh
Inventor
D·I·哈纳甘迪
I·阿尔索夫斯基
M·A·齐格霍弗尔
V·H·奇卡诺斯凯
K·R·罗德哈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GF
Original Assignee
GF
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GF filed Critical GF
Publication of CN111798912A publication Critical patent/CN111798912A/zh
Application granted granted Critical
Publication of CN111798912B publication Critical patent/CN111798912B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G11C29/4401—Indication or identification of errors, e.g. for repair for self repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/1201—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1004—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's to protect a block of data words, e.g. CRC or checksum
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/1028—Adjacent errors, e.g. error in n-bit (n>1) wide storage units, i.e. package error
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1048—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using arrangements adapted for a specific error detection or correction feature
    • G06F11/106—Correcting systematically all correctable errors, i.e. scrubbing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1072—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices in multilevel memories
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/16—Error detection or correction of the data by redundancy in hardware
    • G06F11/1629—Error detection by comparing the output of redundant processing systems
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2211/00—Indexing scheme relating to details of data-processing equipment not covered by groups G06F3/00 - G06F13/00
    • G06F2211/10—Indexing scheme relating to G06F11/10
    • G06F2211/1002—Indexing scheme relating to G06F11/1076
    • G06F2211/109—Sector level checksum or ECC, i.e. sector or stripe level checksum or ECC in addition to the RAID parity calculation
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0614—Improving the reliability of storage systems
    • G06F3/0619—Improving the reliability of storage systems in relation to data integrity, e.g. data losses, bit errors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1202—Word line control
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
    • H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
    • H03M13/13—Linear codes
    • H03M13/19—Single error correction without using particular properties of the cyclic codes, e.g. Hamming codes, extended or generalised Hamming codes

Abstract

本发明涉及低电压存储器的存储器内建自测试纠错码(MBIST ECC)。本公开涉及一种包括存储器内建自测试(MBIST)电路的结构，该电路被配置为修复存储器的滑动窗口的单个字线中多个图案的多单元故障。

Description

低电压存储器的存储器内建自测试纠错码(MBIST ECC)
技术领域
本公开涉及一种存储器内建自测试纠错码(MBIST ECC)，更具体地，涉及一种用于低电压存储器的MBIST ECC的电路和方法，该电路和方法可提高良品率并减少面积和测试时间。
背景技术
存储器内建自测试(MBIST)是用于测试存储器(包括发现/诊断和修复这些存储器中的缺陷)的重要工具。随着更多存储器被集成到芯片中，为了确保合理的产品质量/可靠性水平，需要进行全面的BIST测试和修复。为了提高MIBST质量，更多测试图案(pattern)被运行作为制造测试的一部分。如果包括所有必要的测试图案，则总测试时间会花费数百万个周期。
在制造测试期间，使用单个BIST引擎测试存储器。BIST引擎可能以两种不同的操作模式运行：修复模式和通过-失败模式。修复模式通过用冗余元素调换故障位置来修复多个存储器，在修复模式结束时启用冗余解决方案。启用冗余之后，通过-失败模式鉴定多个存储器的合格性。
为了减小存储器功率，可以降低工作电压；然而，随着工作电压进一步降低到无法使用可用冗余修正(fix)故障的点时，故障数量逐渐增加。例如，纠错编码(ECC)在修正客户位置处的单单元(single cell)/多单元(multi-cell)故障方面发挥了重要作用；然而，ECC是在其中存储器被验证的制造测试之后使用的。没有已知的方法使得遍历制造测试期间的多个图案的单单元故障保持不被修复，从而单单元故障可以在客户路径上通过ECC被修正，并且修复字线上的多单元故障。
发明内容
在本公开的一方面，一种结构包括存储器内建自测试(MBIST)电路，该电路被配置为修复存储器的滑动窗口的单个字线中多个图案的多单元故障。
在本公开的另一方面，一种电路包括：存储器；内建自测试输入-输出接口(BIO)；内建自测试(BIST)引擎，所述引擎被配置为与所述BIO对接(interface)以针对低电压角修复(low voltage corner repair)模式运行在所述存储器的滑动窗口中的多个图案；以及暂存器(scratchpad)模块，所述暂存器模块被配置为将所述滑动窗口的所述多个图案的所有故障存储在多个暂存寄存器中。
在本公开的另一方面，一种方法包括：对存储器的滑动窗口进行编程；在低电压角修复模式期间，针对所述存储器的所述滑动窗口中的多个图案运行存储器内建自测试(MBIST)；将所述存储器的所述滑动窗口中的所述多个图案的所有单元故障存储在多个暂存寄存器中；通过比较所述单元故障中的新来(incoming)单元故障的行与所述多个暂存寄存器中的先前存储的单元故障的行，确定所述新来单元故障是单个字线的单单元故障还是所述单个字线的多单元故障；响应于确定所述新来单元故障是所述多单元故障而通过使用冗余的行和列来修复所述多单元故障；以及响应于所述多个暂存寄存器已满而动态地减小所述滑动窗口的尺寸。
附图说明
在下面的详细描述中，通过本公开的示例性实施例的非限制性示例，参考所提到的多个附图来描述本公开。
图1示出了根据本公开的方面的具有暂存器结构的MBIST结构的概观。
图2示出了根据本公开的方面的暂存器结构。
图3示出了根据本公开的方面的MBIST滑动窗口结构。
图4示出了根据本公开的方面的MBIST最大地址控制结构。
图5示出了根据本公开的方面的具有暂存器结构的MBIST结构的流程图。
具体实施方式
本公开涉及一种存储器内建自测试纠错码(MBIST ECC)，更具体地，涉及一种用于低电压存储器的MBIST ECC的电路和方法，该电路和方法可提高良品率并减少面积和测试时间。在更具体的实施例中，本公开包括用以验证低电压角处的存储器的MBIST，并且在客户路径上通过ECC修正未修复的单单元故障，并且针对多个图案修正/修复在单个字线上看到的多单元故障。特别地，通过实现本文描述的电路，可以将低电压角处的单单元故障存储在暂存器结构中(即，暂存器结构可以存储多个行/列故障位置)，并且通过比较暂存器模块中已存储的故障位置与当前故障以确定该故障是否为多单元故障来做出决定(即，通过ECC修正或通过修复模块修正)。在这种情况下，逐库(bank)运行完整的一套图案，以确保暂存器模块在测试期间不会用完空间。
在常规系统中，对于棋盘图案，可以在特定行(即，第23行)和特定列(即，第45列)上看到故障。此外，在常规系统中，对于毯式图案，可以在同一特定行(即，第23行)和另一列(即，第21列)上看到故障。因此，两个单故障都在单个字线上。然而，如果在读取操作期间这两个单故障都被激活(即，变为单个字线上的多单元故障)，则纠错码(ECC)无法修正此类故障。因此，由于多个图案被运行，常规系统无法修正单个字线上的多单元故障。因而，在常规系统中，被写入的数据将不同于在该字线上被读回的数据。与此形成对比，本公开利用暂存器结构暂时存储故障位置，直到针对给定窗口运行所有图案为止。如果暂存器结构确定在单个字线上存在多单元故障，则暂存器可以指示MBIST结构的修复模块修复该多单元故障。此外，在本公开中，存储器可以使用具有低工作电压的现有MBIST架构，这可以使功耗减少约30％(与已知系统相比)。
图1示出了根据本公开的方面的具有暂存器结构的MBIST结构的概观。在本公开的实施例中，MBIST结构10包括内建自测试(BIST)引擎15。此外，单个BIST引擎(例如，BIST引擎15)可以驱动多个存储器包(例如，存储器包20)，并且多个存储器包中的每一个可以具有内建自测试输入-输出接口(BIO)(例如，BIO 25)。此外，MBIST结构10包括存储器30，该存储器包括测试输入32和功能输入34、纠错码(ECC)器件35和暂存器模块40。MBIST结构还包括多路复用器45、低电压模式器件50和修复模块55。
在实施例中，BIST引擎15向BIO 25提供输入。BIO 25接收信号并向存储器30输出信号。存储器30接收信号并向ECC器件35输出信号，并且接收读、写和深度睡眠信号。ECC器件35接收数据输入DIN并输出数据输出DOUT。暂存器模块40接收来自BIO 25的输出。多路复用器45接收来自暂存器模块40、BIO 25和低电压模式器件50的输入。修复模块55接收来自暂存器模块40的输出。
在操作中，MBIST结构10针对所有电压角(低电压角除外)的所有图案以修复模式运行。在修复模式下，MBIST结构10将修正所有故障。MBIST结构10也以低电压角修复模式运行。如果在针对给定的滑动窗口(例如，存储库)运行所有图案时存在单单元故障，则可以使单单元故障不被修复，这是因为ECC可以在客户路径上修复单单元故障。然而，如果在单个字线上存在多单元故障，则可以借助MBIST结构10中的修复模块55，通过用可用的冗余行替换故障存储器单元来修复多单元故障。
在低电压角修复模式下(即，低电压模式器件50向多路复用器45输入“1”)，MBIST结构10将针对给定库运行所有图案。当针对给定库运行所有图案时，每个故障都存储在暂存器模块40中。特别地，对于每个故障，暂存器模块40将存储故障列地址、故障行地址、用于区分正常空间和冗余冗余空间中的故障的冗余行位、用于冗余列中的故障的冗余列位，以及暂存寄存器中的有效位(在暂存寄存器中存储有有效数据的情况下)。此外，将来自每个新来的故障的信息与暂存器模块40中先前存储的故障进行比较。如果新来的故障的单元行与暂存器模块40中先前存储的故障之一的单元行相匹配，则暂存器模块40确定单个字线中存在多单元故障，并且该多单元故障是必须修正的字线行。然后将必须修正的字线行的信息传送到修复模块55，修复模块55将使用可用的冗余(即，冗余的行和列)修正单个字线中的多单元故障。如果新来的故障的单元行与暂存器模块40中先前存储的故障之一的单元行不匹配，则新来的故障的信息被存储在暂存器模块40的另一暂存寄存器中，并由ECC器件35修正，其中假设没有未来故障的单元行与存储在另一暂存寄存器中的故障的单元行相匹配。
如果暂存器模块40用完了空间，则新来故障的新来故障信息被发送到修复模块55以修复新来故障。或者，当暂存器模块40用完了空间时，暂存器模块40可以将信号(例如，暂存器已满信号或暂存器溢出信号)发送回BIST引擎15，以基于滑动窗口控制寄存器设置而减小滑动窗口粒度。此外，一旦针对特定滑动窗口(例如，特定存储库)运行了一整套图案，便清除暂存器模块40的暂存寄存器，并重复该过程以针对下一滑动窗口(例如，下一存储库)收集所有故障。ECC块的数量取决于存储器中存在的段数。如果ECC能够处理1个故障，则在同一段中看到的2个故障将通过可用的行冗余而被修复。此外，如果ECC能够处理2个故障并且在给定段的给定字线上看到3个故障，则该字线将通过可用的行冗余而被修复。
在嵌入式存储器的制造测试期间，MBIST在MBIST结构10中的不同角处运行，并且针对嵌入式存储器的所有给定操作条件使用可用的冗余来修复故障。对于低电压应用，如果嵌入式存储器的电压VCS降低到超出操作极限，则当工作电压降低时，故障数量会逐渐增加。可以在客户路径上采用ECC来纠正低电压下的故障。在客户路径上使用ECC之前，MBIST需要在低电压下鉴定存储器的合格性。如果在MBIST运行期间存在单单元故障(即，当针对给定存储库运行所有图案时)，则相应的单元故障可以不被修复，并且可以在客户路径上通过ECC被修复。然而，如果字线上存在多单元故障，则多单元故障将被可用的冗余行替换(即，多单元故障无法通过ECC修复)。
图2示出了根据本公开的方面的暂存器结构。在本公开的实施例中，暂存器结构100包括暂存器模块105、有限状态机110、比较结构115和一组暂存寄存器120。该组暂存寄存器120包括一组故障列地址125、一组故障行地址130、冗余行空间中的一组故障135、冗余列空间中的一组故障140，以及一组有效位145。暂存器结构模块105还包括多路复用器150、155；暂存寄存器160、165、170；以及一组输出信号180。在本公开的实施例中，暂存寄存器120的数量可以上升到第n值，其中n是大于零的整数值，例如第n暂存寄存器175。
在操作中，当MBIST结构10在低电压角修复模式下运行时，暂存器结构100记录所有故障的所有信息(例如，故障单元行和列信息)。特别地，暂存寄存器120借助有限状态机(FSM)110改变通过多路复用器150接收故障信息的相应暂存寄存器，从而将单个滑动窗口(例如，存储库)的故障的所有信息存储在相应的寄存器(例如，暂存寄存器160、165、170、……，以及第n暂存器暂存器175)中。
如图2所示，有限状态机(FSM)110接收故障信号，比较结构115接收故障行地址fail_row_addr、故障列地址fail_col_addr，以及多单元故障multi_cell_fail。比较结构115是逻辑门，其借助有限状态机(FSM)110改变通过多路复用器155的寄存器，从而将新来的单单元故障与先前已存储在暂存寄存器120(例如，暂存寄存器160、165、170、...、以及175)中的故障进行比较。
特别地，比较结构115将新来的单单元故障的行与先前已存储在暂存寄存器120中的故障的行进行比较。如果新来的单单元故障的行与先前已存储在暂存寄存器120中故障的一行匹配，则暂存器结构100将输出输出信号180(即，故障信号、故障行地址fail_row_addr、故障列地址fail_col_addr和多单元故障multi_cell_fail)以通过该信息指示单个字线上存在多单元故障。修复模块55可以使用可用的冗余(即，冗余的行和列)来修复单个字线的多单元故障。
在低电压MBIST的情况下，修复模块55从暂存器模块105获取故障信息，并修复与故障信息相对应的故障。每一个暂存寄存器120存储单单元故障信息，例如故障行地址、故障列地址、冗余行空间中的故障、冗余列空间中的故障。将每个新来的故障信息与存储在暂存寄存器120中的信息进行比较。如果新来的故障单元行与存储在暂存寄存器120中的行匹配，则该行是必须修正的行，并且该信息被传送到修复模块55。如果暂存寄存器120用完了空间，则新来的故障信息被发送到故障地址和修复寄存器(FARR)，以使用可用的冗余行/冗余列修复故障。一旦针对给定存储库运行了一整套图案，便清除暂存寄存器120，并且针对下一存储库运行下一组图案。
相应地，由于ECC无法修复单个字线中的多单元故障，因此修复模块55可以使用可用的冗余元素(即，冗余行和列或冗余字线)修复/修正多单元故障。然而，如果新来的单单元故障的行与先前已存储在暂存寄存器120中的故障的行不匹配，则此时不执行修复，ECC器件35将稍后在客户路径中修复输入单单元故障(假设没有任何未来故障的单元行与新来的单单元故障的单元行匹配)。
在暂存寄存器120中，每个段的暂存器可以垂直堆叠，并且可以添加附加位以存储故障段信息。堆叠故障段可以允许跨所有段通用暂存器资源，从而可以用其它故障段中的较少故障平衡给定段中的较多故障。另外，堆叠故障段有助于减少测试时间，因为暂存器已满信号可以基于整个暂存器，而非基于单个段已满。
比较结构115还将检查暂存寄存器120是否已满(即，是否没有更多空间可用于存储新来的单元故障)。如果比较结构115确定暂存寄存器120已满，则可以将来自新来的单元故障的信息发送到修复模块55，以通过可用的冗余(即，冗余的行和列)来修复新来的单元故障。或者，当暂存寄存器120已满时，暂存器结构100(例如，比较结构115)可以将信号(例如，暂存器已满信号或暂存器溢出信号)发送回BIST引擎15，以基于滑动窗口控制寄存器设置而减小滑动窗口粒度。
在本公开的示例中，通过BIST引擎15自动/动态地将滑动窗口的尺寸减小一半。特别地，当暂存器已满时，BIST引擎15可以通过滑动窗口控制寄存器的右移操作来将默认滑动窗口范围减小一半(即，将默认滑动窗口范围的尺寸减小一半)。以这种方式，暂存寄存器120将存储一半的新来单元故障信息。
在另一示例中，通过BIST引擎15将滑动窗口的尺寸动态地减小指定的预编程量。换句话说，BIST引擎15可以对滑动窗口的尺寸进行编程。而且，暂存寄存器120可以在滑动窗口结束时被逻辑门(例如，地址检查结构)重置为零。MBIST 10然后可以针对减小的滑动窗口恢复测试，以避免暂存寄存器120的溢出或已满状态。在暂存寄存器120再次变满的情况下，也可以进一步减小已经减小的滑动窗口。
暂存器模块105也可以被参数化。例如，参数可以是特定存储库中的多个字线的函数。在包括八个存储库、两个段和具有八位置深度的暂存寄存器120的典型SRAM存储器中，SRAM存储器可以在不使用任何可用的冗余的情况下最多处理8x 8x 2(＝128)个单单元故障。因此，这128个单单元故障可以由ECC器件35处理。
暂存器结构100可以管理MBIST期间的故障，并且可以在故障地址和修复寄存器(FARR)中/针对低电压角以修复模式将故障存储在故障寄存器中。此外，暂存器结构100可以在存在暂存器溢出的情况下决定使用可用的冗余元素(即，冗余的行和列)或者减小滑动窗口。对于通过-失败模式，暂存器结构100还可以逐滑动窗口不断收集故障。此外，如果给定字线上的多个故障不能通过ECC纠正，则暂存器结构可以将故障信号输出回BIST系统(即，MBIST结构10)，从而指示存在不可修正的存储器。
图3示出了根据本公开的方面的MBIST滑动窗结构。在本公开的实施例中，BIST引擎15的MBIST滑动窗口结构200包括滑动窗口结构205。滑动窗口结构205包括程序开关210、程序滑动窗口计数215以及多路复用器220、225、250和255。滑动窗口结构205还包括最终滑动窗口计数230、除法器结构235、多路复用器输入240和乘法器结构245。如图3所示，暂存器模块40在滑动窗口结构205的外部。
在图3所示的实施例的操作中，默认滑动窗口的尺寸(即，滑动窗口的最小值的尺寸)等于暂存寄存器120的数量(即，暂存寄存器120的尺寸)。在其它实施例中，滑动窗口可以以最小默认值或编程值开始。此外，可编程控制寄存器可以在最小默认值或编程值这两个选项之间进行选择。用户可以对可编程控制寄存器进行编程，以使滑动窗口可以在测试期间重叠或添加2/4/8字线可编程地址，从而更好地覆盖对近邻敏感的单元故障。
在实施例中，多路复用器220接收默认滑动窗口和程序滑动窗口计数215的输出作为输入。多路复用器220将基于程序开关210的输出的值而输出默认滑动窗口或来自程序滑动窗口计数215的输出。换句话说，程序开关210的输出将确定多路复用器220的输出。
多路复用器220的输出被输入到多路复用器225。多路复用器225还从多路复用器255的输出中接收输入。多路复用器225的输出基于多路复用器输入240的输出。多路复用器225的输出被发送到最终滑动窗口计数寄存器230。然后，最终滑动窗口计数寄存器230的输出被环回到除法器结构235和乘法器结构245。
在图3所示的结构中，暂存器模块40将暂存器溢出信号发送到多路复用器255，该信号指示暂存器模块40溢出(即，暂存寄存器120处于已满状态)。当多路复用器255从暂存器模块40接收暂存器溢出信号时，多路复用器255将从除法器结构235输出输入信号。除法器结构235接收最终滑动窗口计数寄存器230的输出，并将最终滑动窗口计数寄存器230的输出除以2，然后将执行除法后的值发送到多路复用器255。如上所述，多路复用器255的输出被发送到多路复用器225。以此方式，除法器结构235可以将最终滑动窗口计数寄存器230的输出的尺寸减小一半。
在实施例中，暂存器模块40向多路复用器250发送暂存器小于半满信号，该信号指示暂存器模块40小于半满(即，暂存寄存器120处于小于半满的状态)。当多路复用器250从暂存器模块40接收暂存器“小于”半满信号时，多路复用器250从乘法器结构245输出输入信号。乘法器结构245接收最终滑动窗口计数寄存器230的输出，并将最终滑动窗口计数寄存器230的输出乘以2，接着将乘得的值发送到多路复用器250。多路复用器250的输出被发送到多路复用器255。
在本公开的实施例中，如果存在少于暂存寄存器120的数量的故障或者如果暂存寄存器120小于半满，则可以增加滑动窗口的尺寸以在下一滑动窗口期间执行测试。滑动窗口的尺寸可以被连续增加，直到暂存器模块40溢出(即，暂存寄存器120处于已满状态)为止。一旦暂存器模块40溢出，便可将滑动窗口的尺寸减小一半(除以2)，并且可以基于半满或溢出状态(即，从暂存器模块40输出半满信号或溢出信号)而动态地改变滑动窗口的尺寸。
图4示出了根据本公开的方面的MBIST最大地址控制结构。在实施例中，BIST引擎15的MBIST最大地址控制结构300包括控制寄存器305。控制寄存器305可以对滑动窗口范围进行编程，并且控制最大地址掩蔽寄存器325和最小地址掩蔽寄存器360。控制寄存器305可以针对每组图案运行递增最大地址掩蔽寄存器325，直到达到低电压角模式的最大库地址。
控制寄存器305包括最终滑动窗口计数310(其可以是与图2中的最终滑动窗口计数230相似或相同的结构)；多路复用器315、320、345和355；最大地址掩蔽寄存器325；递增器330；生成结构335；加法器电路340、350；最小地址掩蔽寄存器360；启用ECC BIST结构365和地址检查结构370。在MBIST最大地址控制结构300中和控制寄存器305的外部，示出了BIST完成结构375；存储器377；修复模块380；多路复用器385；暂存器模块40；新来故障行和列地址结构390，以及内建自测试输入-输出(BIO)395。
在图4所示的结构的操作中，最终滑动窗口计数310(其可以是与图2中的最终滑动窗口计数230相似或相同的结构)的输出被发送到加法器电路340、350。加法器电路340将最终滑动窗口计数310和最小地址掩码min_addr_mask进行相加，并将相加的结果输出到多路复用器355。加法器电路350将最终滑动窗口计数310的输出和最大地址掩码max_addr_mask进行相加，并将相加的结果输出到多路复用器355。因此，加法器电路340、350用于使用滑动窗口范围来计算下一滑动窗口最小和最大地址。然后，MBIST针对所有图案在下一滑动窗口的最小和最大地址上运行。多路复用器355基于溢出信号的值而输出这些输入之一。
在进一步的操作中，多路复用器345从最小地址掩码min_addr_mask接收输入，并从多路复用器355的输出接收输入。多路复用器355基于加载的下一滑动窗口地址而输出这些输入之一。多路复用器345的输出被发送到最小地址掩蔽寄存器360。递增器330使最小地址掩码min_addr_mask递增，并将结果输出到多路复用器315。多路复用器315还从最大地址掩码max_addr_mask获取输入。此外，多路复用器315将这些输入之一输出到多路复用器320。多路复用器320还接收最大地址掩码max_addr_mask作为输入，并将这些输入之一输出到最大地址掩蔽寄存器325。
仍参考图4所示的结构的操作，作为逻辑门的生成结构335接收最大地址掩码max_addr_mask和最小地址掩码min_addr_mask，并针对字库的所有图案生成地址、控制和数据信号。然后，生成结构335通过继续滑动窗口移动以跨存储器运行MIBST图案直到存储器的所有地址被覆盖为止，来输出pattern_done信号，该信号将被发送到地址检查结构370。地址检查结构370检查是否已覆盖所有地址(即，已经运行了滑动窗口中的所有地址)。
如果已覆盖所有地址(即，所有地址已被覆盖＝是)，则BIST完成结构375指示已针对滑动窗口中的所有图案完成内建自测试。如果没有覆盖所有地址(即，所有地址已被覆盖＝否)，则加载下一滑动窗口地址，并且将向多路复用器345发送信号来指示将加载下一滑动窗口地址。此外，如果没有覆盖所有地址，则地址检查结构370将信号发送到暂存器模块40以清除暂存寄存器。在控制寄存器305中，当在BIST引擎15中执行纠错编码(ECC)时，启用ECC BIST结构365向多路复用器385发送信号。
内建自测试输入-输出(BIO)395将新来故障行和列地址输出到新来故障行和列地址结构390。新来故障行和列地址结构390然后将新来故障行和列地址发送到暂存器模块40和多路复用器385。多路复用器385基于来自启用ECC BIST结构365的信号，输出来自新来故障行和列地址结构390和暂存器模块40的输入之一。例如，如果新来故障行和列地址是单个字线中的多单元故障，则多路复用器385将新来故障行和列地址发送到修复模块380。修复模块380使用可用的冗余(即，冗余的行和列)修复单个字线中的多单元故障，并将修复的行和列发送到存储器377。如果新来故障行和列地址不是单个字线中的多单元故障(即，仅是单单元故障)，则使用纠错编码(ECC)修复新来故障行和列地址。
图5示出了根据本公开的方面的具有暂存器结构的MBIST结构的流程图。流程图500在步骤S505处开始。在步骤S510，以除低电压模式之外的修复模式运行MBIST。在步骤S515，确定是否所有角以除针对这些角的低电压模式之外的修复模式运行。如果尚未完成所有角(即，所有角以修复模式运行＝否)，则处理返回到步骤S510。如果已完成所有角(即，所有角以修复模式运行＝是)，则处理继续到步骤S520。
在步骤S520，针对由滑动窗口的尺寸定义的存储器的一部分以低电压角修复模式运行MBIST。在步骤523，滑动窗口的尺寸被初始化。特别地，通过设置current_window_min＝0和current_window_max＝window_size来初始化滑动窗口的尺寸。在步骤S525，针对MBIST执行循环。特别地，对于(current_window_min＝0；current window_max<max_addr)，current_window_min＝current_window_min+window_size(即，粒度)且current_window_max＝current_window_max+window_size(即，粒度)。在步骤S530，在滑动窗口(例如，存储库)的循环中运行所有图案。此外，在步骤S555，如果确定所有滑动窗口(例如，存储库)均已完成(即，已完成所有存储库＝是)，则处理在步骤S560处结束。否则，在步骤S555，如果确定未完成所有滑动窗口(例如，存储库)(即，已完成所有存储库＝否)，则流程图处理返回步骤S525。
在步骤S550，确定是否已完成所有图案。如果未完成所有图案(即，已完成所有图案＝否)，则流程图循环回到S530。在步骤S535，如果在步骤S530运行图案时已经看到故障，则在步骤S540将该故障(以及所有其余故障)存储在暂存器中。
在步骤S540，暂存器有限状态机(FSM)确定何时将必须修正行发送到修复模块。当单个字线中存在多单元故障时，暂存器FSM确定应该将必须修正行发送到修复模块。换句话说，作为逻辑电路的暂存器FSM仅在单个故障的数量大于可通过ECC修正的故障时，才在低电压状态下将冗余行标记为坏的。请注意，将在滑动窗口结束时清除所有临时寄存器。如果暂存器FSM确定单个字线中仅存在单单元故障，则修复模块不执行任何修正，单单元故障可以在纠错编码(ECC)期间被修正。
在图500的流程图500中，如果暂存器的暂存寄存器已满，则将向BIST引擎发送信号以减小滑动窗口粒度。特别地，如果在步骤S545确定暂存器处于已满状态，则减小粒度(例如，可以将滑动窗口的尺寸减小一半)。然后，在步骤S525图案从先前的窗口开始，并且在步骤S530再次运行。
本公开的用于MBIST ECC的电路和方法可以使用多种不同的工具以多种方式制造。然而，一般而言，使用方法和工具来形成具有微米和纳米级尺寸的结构。已经从集成电路(IC)技术中采用了用于制造本公开的MBIST ECC的电路和方法的方法(即，技术)。例如，这些结构被构建在晶片上，并且通过在晶片顶部上的光刻工艺而图案化的材料膜实现。具体而言，用于MBIST ECC的方法和电路的制造使用三个基本构建块：(i)在衬底上沉积材料薄膜，(ii)通过光刻成像在膜顶部上施加图案化掩模，以及(iii)对掩模选择性地蚀刻膜。
上述方法用于集成电路芯片的制造。所得到的集成电路芯片可以由制造商以原始晶片形式(即，作为具有多个未封装芯片的单个晶片)作为裸芯片或以封装形式分发。在后一种情况下，芯片被安装在单芯片封装(例如塑料载体，其引线被固定到主板或其它更高级别的载体)中或多芯片封装(例如陶瓷载体中，其具有表面互连和/或掩埋互连)中。在任何情况下，芯片然后与其它芯片、分立电路元件和/或其它信号处理器件集成，作为(a)中间产品(例如主板)或(b)终端产品的一部分。最终产品可以是包括集成电路芯片的任何产品，其范围从玩具和其它低端应用到具有显示器、键盘或其它输入设备以及中央处理器的高级计算机产品。此外，本公开的用于存储器中逻辑计算的电路和方法可以在用于机器学习和人工智能的高吞吐量处理器中具有广泛的适用性。
本公开的各种实施例的描述已经出于说明的目的给出，但并非旨在是穷举的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语被选择以最好地解释实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本领域的其它普通技术人员能理解本文披露的实施例。

Claims (20)

1.一种结构，包括存储器内建自测试(MBIST)电路，该电路被配置为修复存储器的滑动窗口的单个字线中多个图案的多单元故障。
2.根据权利要求1所述的结构，其中，所述MBIST电路被进一步配置为允许通过纠错码(ECC)来修正所述存储器的所述滑动窗口的所述单个字线中所述多个图案的单单元故障。
3.根据权利要求1所述的结构，其中，所述MBIST电路进一步包括暂存器模块，所述暂存器模块被配置为将所述滑动窗口的所述多个图案的故障存储在多个暂存寄存器中。
4.根据权利要求3所述的结构，其中，所述暂存器模块被配置为通过比较所述滑动窗口的所述多个图案的新来单元故障的行与所述多个暂存寄存器中的先前存储的故障的行，确定新来故障是所述单个字线的单单元故障还是所述单个字线的多单元故障。
5.根据权利要求4所述的结构，其中，所述MBIST电路进一步包括修复模块，所述修复模块被配置为响应于所述暂存器模块确定所述新来单元故障是所述多单元故障而修正所述多单元故障。
6.根据权利要求4所述的结构，其中，所述MBIST电路进一步包括ECC器件，所述ECC器件被配置为响应于所述暂存器模块确定所述新来单元故障是所述单单元故障而修正所述单单元故障。
7.根据权利要求3所述的结构，其中，所述暂存器模块被配置为确定所述多个暂存寄存器是否已满，并且响应于确定所述暂存寄存器已满而发送溢出信号。
8.根据权利要求7所述的结构，其中，所述MBIST电路进一步包括内建自测试(BIST)引擎，所述BIST引擎被配置为接收所述溢出信号并针对所述多个图案动态地减小滑动窗口的尺寸。
9.根据权利要求8所述的结构，其中，所述BIST引擎被进一步配置为响应于接收到所述溢出信号而将所述滑动窗口的尺寸动态地减小一半。
10.一种电路，包括：
存储器；
内建自测试输入-输出接口(BIO)；
内建自测试(BIST)引擎，其被配置为与所述BIO对接以针对低电压角修复模式运行在所述存储器的滑动窗口中的多个图案；以及
暂存器模块，其被配置为将所述滑动窗口的所述多个图案的故障存储在多个暂存寄存器中。
11.根据权利要求10所述的电路，其中，所述暂存器模块被进一步配置为通过比较所述滑动窗口的所述多个图案的新来单元故障的行与所述多个暂存寄存器中的先前存储的故障的行，确定新来故障是单个字线的单单元故障还是所述单个字线的多单元故障。
12.根据权利要求11所述的电路，进一步包括修复模块，所述修复模块被配置为响应于所述暂存器模块确定所述新来单元故障是所述多单元故障而修正所述多单元故障。
13.根据权利要求11所述的电路，进一步包括ECC器件，所述ECC器件被配置为响应于所述暂存器模块确定所述新来单元故障是所述单单元故障而修正所述单单元故障。
14.根据权利要求10所述的电路，其中，所述暂存器模块被进一步配置为确定所述多个暂存寄存器是否已满，并且响应于确定所述暂存寄存器已满而发送溢出信号。
15.根据权利要求14所述的电路，其中，所述内建自测试(BIST)引擎被进一步配置为，接收来自所述暂存器模块的所述溢出信号并针对所述多个图案动态地减小滑动窗口的尺寸。
16.根据权利要求15所述的电路，其中，所述BIST引擎被进一步配置为响应于接收到所述溢出信号而将所述滑动窗口的尺寸动态地减小一半。
17.根据权利要求10所述的电路，其中，所述暂存器模块被进一步配置为确定所述多个暂存寄存器是否小于半满，并且响应于确定所述暂存寄存器小于半满而发送小于半满信号。
18.根据权利要求17所述的电路，其中，所述BIST引擎被进一步配置为响应于接收到所述小于半满信号而将所述滑动窗口的尺寸动态地乘以2。
19.一种方法，包括：
对存储器的滑动窗口进行编程；
在低电压角修复模式期间，针对所述存储器的所述滑动窗口中的多个图案运行存储器内建自测试(MBIST)；
将所述存储器的所述滑动窗口中的所述多个图案的所有单元故障存储在多个暂存寄存器中；
通过比较所述单元故障中的新来单元故障的行与所述多个暂存寄存器中的先前存储的故障的行，确定所述新来单元故障是单个字线的单单元故障还是所述单个字线的多单元故障；
响应于确定所述新来单元故障是所述多单元故障而通过使用冗余的行和列来修复所述多单元故障；以及
响应于所述多个暂存寄存器已满而动态地减小所述滑动窗口的尺寸。
20.根据权利要求19所述的方法，进一步包括：响应于确定所述新来单元故障是所述单单元故障而使用纠错编码来修复所述单单元故障。
CN202010143454.XA 2019-04-04 2020-03-04 存储器内建自测试电路及其操作方法 Active CN111798912B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/375115 2019-04-04
US16/375,115 US10950325B2 (en) 2019-04-04 2019-04-04 Memory built-in self test error correcting code (MBIST ECC) for low voltage memories

Publications (2)

Publication Number Publication Date
CN111798912A true CN111798912A (zh) 2020-10-20
CN111798912B CN111798912B (zh) 2024-04-05

Family

ID=72662374

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010143454.XA Active CN111798912B (zh) 2019-04-04 2020-03-04 存储器内建自测试电路及其操作方法

Country Status (2)

Country Link
US (1) US10950325B2 (zh)
CN (1) CN111798912B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210013387A (ko) * 2019-07-24 2021-02-04 삼성전자주식회사 메모리 시스템
US11527298B1 (en) * 2020-01-30 2022-12-13 Synopsys, Inc. On-chip memory diagnostics
TWI794967B (zh) * 2021-09-10 2023-03-01 臺灣發展軟體科技股份有限公司 資料處理電路及故障修補方法
TWI777889B (zh) * 2022-01-10 2022-09-11 芯測科技股份有限公司 用於產生記憶體自我測試演算法電路之方法

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1447813A1 (en) * 2003-02-12 2004-08-18 Infineon Technologies AG Memory built-in self repair (MBISR) circuits / devices and method for repairing a memory comprising a memory built-in self repair (MBISR) structure
CN1667755A (zh) * 2004-02-13 2005-09-14 株式会社东芝 带有存储器的半导体器件和存储器测试的方法
CN1819062A (zh) * 2005-02-08 2006-08-16 国际商业机器公司 为存储器内建自测试提供灵活模块冗余分配的方法和设备
US20070291561A1 (en) * 2006-06-14 2007-12-20 Braceras Geordie M Sense-amplifier assist (saa) with power-reduction technique
CN101329918A (zh) * 2008-07-30 2008-12-24 中国科学院计算技术研究所 存储器内建自修复系统及自修复方法
CN101414489A (zh) * 2007-10-19 2009-04-22 中国科学院计算技术研究所 一种容错存储器及其纠错容错方法
US20110113280A1 (en) * 2009-11-10 2011-05-12 International Business Machines Corporation Circuit and method for efficient memory repair
US20140173268A1 (en) * 2011-08-19 2014-06-19 Kabushiki Kaisha Toshiba Information processing apparatus, method for controlling information processing apparatus, non-transitory recording medium storing control tool, host device, non-transitory recording medium storing performance evaluation tool, and performance evaluation method for external memory device
US20140223096A1 (en) * 2012-01-27 2014-08-07 Jerene Zhe Yang Systems and methods for storage virtualization
US20140317469A1 (en) * 2013-04-19 2014-10-23 Young-Soo Sohn Memory device for performing error correction code operation and redundancy repair operation
CN106170773A (zh) * 2014-01-09 2016-11-30 桑迪士克科技有限责任公司 用于裸芯上缓冲式非易失性存储器的选择性回拷
CN108899061A (zh) * 2018-07-20 2018-11-27 北京嘉楠捷思信息技术有限公司 一种电源常开芯片中的存储器内建自测试方法和系统

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW338159B (en) 1996-04-29 1998-08-11 Texas Instruments Inc Apparatus and method for subarray testing in dynamic random access memories using a built-in-self-test unit
US7308621B2 (en) 2002-04-30 2007-12-11 International Business Machines Corporation Testing of ECC memories
US9519442B2 (en) * 2014-10-27 2016-12-13 Aeroflex Colorado Springs Inc. Method for concurrent system management and error detection and correction requests in integrated circuits through location aware avoidance logic
US9583216B2 (en) 2015-03-13 2017-02-28 Analog Devices, Inc. MBIST device for use with ECC-protected memories
US10705951B2 (en) * 2018-01-31 2020-07-07 Hewlett Packard Enterprise Development Lp Shared fabric attached memory allocator

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1447813A1 (en) * 2003-02-12 2004-08-18 Infineon Technologies AG Memory built-in self repair (MBISR) circuits / devices and method for repairing a memory comprising a memory built-in self repair (MBISR) structure
CN1667755A (zh) * 2004-02-13 2005-09-14 株式会社东芝 带有存储器的半导体器件和存储器测试的方法
CN1819062A (zh) * 2005-02-08 2006-08-16 国际商业机器公司 为存储器内建自测试提供灵活模块冗余分配的方法和设备
US20070291561A1 (en) * 2006-06-14 2007-12-20 Braceras Geordie M Sense-amplifier assist (saa) with power-reduction technique
CN101414489A (zh) * 2007-10-19 2009-04-22 中国科学院计算技术研究所 一种容错存储器及其纠错容错方法
CN101329918A (zh) * 2008-07-30 2008-12-24 中国科学院计算技术研究所 存储器内建自修复系统及自修复方法
US20110113280A1 (en) * 2009-11-10 2011-05-12 International Business Machines Corporation Circuit and method for efficient memory repair
US20140173268A1 (en) * 2011-08-19 2014-06-19 Kabushiki Kaisha Toshiba Information processing apparatus, method for controlling information processing apparatus, non-transitory recording medium storing control tool, host device, non-transitory recording medium storing performance evaluation tool, and performance evaluation method for external memory device
US20140223096A1 (en) * 2012-01-27 2014-08-07 Jerene Zhe Yang Systems and methods for storage virtualization
US20140317469A1 (en) * 2013-04-19 2014-10-23 Young-Soo Sohn Memory device for performing error correction code operation and redundancy repair operation
CN106170773A (zh) * 2014-01-09 2016-11-30 桑迪士克科技有限责任公司 用于裸芯上缓冲式非易失性存储器的选择性回拷
CN108899061A (zh) * 2018-07-20 2018-11-27 北京嘉楠捷思信息技术有限公司 一种电源常开芯片中的存储器内建自测试方法和系统

Also Published As

Publication number Publication date
US10950325B2 (en) 2021-03-16
US20200321070A1 (en) 2020-10-08
CN111798912B (zh) 2024-04-05

Similar Documents

Publication Publication Date Title
CN111798912B (zh) 存储器内建自测试电路及其操作方法
US9922725B2 (en) Integrated circuit defect detection and repair
JP3588246B2 (ja) プロセッサ・ベースの組込み自己検査マクロ及び集積回路チップ
US6667917B1 (en) System and method for identification of faulty or weak memory cells under simulated extreme operating conditions
US20090319840A1 (en) Semiconductor memory device and test method thereof
CN108511029B (zh) 一种fpga中双端口sram阵列的内建自测和修复系统及其方法
KR100760052B1 (ko) 장애 발생 어드레스 저장 방법 및 메모리 장치
JP2019075186A (ja) メモリアーキテクチャ内での基準セルの自己試験及び再利用方法
US6973605B1 (en) System and method for assured built in self repair of memories
US9318222B2 (en) Hierarchical, distributed built-in self-repair solution
US10665316B2 (en) Memory device
US9564245B2 (en) Integrated circuit defect detection and repair
TW201503145A (zh) 在ｎａｎｄ陣列中儲存及讀取可靠資訊的方法及裝置
US9653180B1 (en) System method and apparatus for screening a memory system
CN110827878B (zh) 存储器装置
JP6749965B2 (ja) メモリデバイス
Zappa et al. Micro programmable built-in self repair for SRAMs
US7961535B2 (en) Test circuit and method for use in semiconductor memory device
KR102087509B1 (ko) 메모리 디바이스
Narahari et al. Modeling and Simulation Experiment on a Buit-In SelfTest for Memory Fault Detection in SRAM
US7904766B1 (en) Statistical yield of a system-on-a-chip
JP2008177389A (ja) 半導体ウエハ、強誘電体記憶装置、電子機器および強誘電体記憶装置の試験方法
Karumuri et al. FPGA Implementation of Fault Tolerant Embedded RAM using BISR Technique
Sujana et al. Modeling of redundancy analyzer in BISR for RAM

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant