CN101414489A - 一种容错存储器及其纠错容错方法 - Google Patents

Abstract

本发明涉及一种容错存储器及其纠错容错方法，其中的容错存储器包括：第1层存储器阵列、第1层译码逻辑、公有冗余行、公有冗余列和第1层存储器纠错容错电路，所述第1层存储器阵列由若干个第0层存储器组成；所述第0层存储器包括第0层存储器阵列、第0层译码逻辑、私有冗余行、私有冗余列和第0层存储器纠错容错电路；所述第0层存储器阵列由若干个存储器字组成。其纠错容错方法是首先利用第0层的私有冗余行和冗余列对故障进行替换，如无法替换，则利用第1层的公有冗余行和冗余列对故障进行替换。本发明的优点包括：降低了存储器对测试和修复仪器的依赖，降低了存储器的成本；本发明具有良好的修复效率，提高了存储器的成品率。

Description

一种容错存储器及其纠错容错方法

技术领域

本发明涉存储器容错的技术领域，具体地说，本发明涉及一种容错存储器及其纠错容错方法。

背景技术

随着超大规模集成电路工艺不断向纳米级推进，对芯片尺寸和性能的要求也不断提高。从摩尔定律可以看出，芯片的速度和性能每18个月就翻一翻，集成电路的密度也以每两年翻一翻的速度前进，内嵌式存储器逐渐变为集成电路芯片的主体。在集成电路制造技术在缩短了电路几何面积的同时，即使存储器比特位缺陷密度随着工艺的不断提高而不断下降——小于1％，甚至小于0.1％；但是存储器电路级的失效密度不再停留在1％的量级，其将会高达10％～50％左右，由此大大降低了存储器的可靠性，直接降低了存储器的成品率。因此需要具有容错和修复性能的存储器结构，提高存储器成品率，降低芯片成本。

目前业界对容错存储器的设计采用几种不同的方式。

一种是单纯地为存储器设计纠错码结构。这种方法通过对存储器的字段增加纠错码实现对软错误的容忍，比如增加奇偶校验码、汉明纠错码、双检错单纠错码等。这种方法可以有效地避免软故障和极少单比特位的硬故障。增加纠错码的带来的硬件开销也随着纠错能力的增加指数增加。

一种是在存储器结构中增加简单的二维冗余结构，使用存储器内建自修复方法，修复部分有故障的存储单元。这种方法通过对二维存储器增加少量的冗余行或冗余列结构，使用自修复电路，修复存储器内有故障的存储单元。但是少量的二维冗余结构，已经不能满足高缺陷密度下存储器存在故障的存储单元的需求，使用该种方法获得的存储器可靠性并不高。

还有一种是在存储器中同时增加纠错码和冗余结构。由于硬件开销的限制，使得纠错码不能达到100％的可靠性，为了弥补这一损失，使用二维冗余替换可以在一定程度上增加存储器的可靠性。但这种方法只是单纯地对大块存储器添加少量行/列冗余器件，在高缺陷密度情况下，受限于冗余器件分布的限制，大量失效的存储单元不能被有效地替换。并且使用这种冗余替换带来时延开销，大大降低了存储器的性能。

另一方面，芯片的三维互连技术已逐渐成为芯片制造业的趋势并得以实现，该三维互连技术是通过把平面互连硅片100中的逻辑块101～105用短的垂直互连线连接形成三维硅片堆叠结构110(该三维硅片堆叠结构110包括逻辑块111～115)，如图1所示。这种技术将芯片的各个逻辑结构由二维互连变成三维互连，大大缩短了各个逻辑间通信线的长度，提高了芯片性能，缩小了芯片面积。这种技术也可以在每层硅片上集成单一的逻辑模块121～125，通过三维互连，形成功能多样的集成电路120(即Integrated circuit，缩写为IC)，大大降低了芯片各逻辑模块的设计复杂度，缩短了互连线的延迟，提高了芯片性能(可参考图1、2)。

发明内容

本发明的一个主要目的是将三维互连技术与容错技术相结合，提供一种便于扩展的三维容错存储器结构，以充分利用存储器的三维特性，在保证存储器的性能的同时缩短存储器的修复周期，降低芯片的制造成本，提高存储器的成品率。

本发明的另一个主要目的是提供一种对存储器进行三维分层次的内建自测试、自诊断、自修复的纠错容错方法，以充分利用内建的层次化分布的存储器结构特点，降低对仪器的依赖，缩短存储器在自测试、自诊断上的时间开销，缩短存储器上电后到实时运行之间的时间开销，提高存储器的冗余分配性能，进而使存储器获得最好的可靠性。

为实现本发明的第一个发明目的，本发明提供的容错存储器包括：

第1层存储器阵列、第1层译码逻辑、公有冗余行、公有冗余列和第1层存储器纠错容错电路，所述第1层存储器阵列由若干个第0层存储器组成；所述第0层存储器包括第0层存储器阵列、第0层译码逻辑、私有冗余行、私有冗余列和第0层存储器纠错容错电路；所述第0层存储器阵列由若干个存储器字组成。

上述技术方案中，该容错存储器结构还包括用于全局容错的全局冗余结构。

上述技术方案中，所述全局冗余结构包括由第0层存储器构成的基本冗余单元阵列、全局译码逻辑和全局纠错容错电路。

上述技术方案中，所述容错存储器结构制作在具有三维互连结构的硅片上。

上述技术方案中，所述存储器字包括数据位和纠错码位。

上述技术方案中，所述全局冗余结构的冗余粒度为第0层存储器。

为达到本发明的另一个发明目的，用于所述存储器的容错纠错方法，包括如下步骤：

1)使用第0层存储器纠错容错电路对所有第0层存储器进行自测试，如发现硬故障，则分析第0层存储器内含有的可用私有冗余行和冗余列，判定是否存在冗余单元可以对故障处进行替换；如果判定为是，则利用私有冗余行和冗余列进行替换，如判定为否，则将故障报告给第1层存储器中的纠错容错电路；

2)分析第1层存储器内含有的可用公有冗余行和冗余列，判定是否存在冗余单元可以对第0层存储器上报的故障进行替换，如判定为是，则利用公有冗余行和冗余列进行替换。

上述技术方案中，所述容错存储器还包括用于全局容错的全局冗余结构，该全局冗余结构包括由第0层存储器构成的基本冗余单元阵列、全局译码逻辑和全局纠错容错电路；所述存储器的容错纠错方法的所述步骤2)还包括，如判定为否，则将故障报告给全局存储器中的纠错容错电路，进入步骤3)，所述步骤3)如下：

3)分析全局冗余器件内含有的基本冗余单元阵列，判定该基本冗余单元阵列中是否存在冗余的第0层存储器可以对第1层存储器上报的故障进行替换，如判定为是，则利用所述基本冗余单元阵列中冗余的第0层存储器进行替换。

上述技术方案中，所述步骤1)中，当发现软故障时，利用存储器字中的纠错码进行纠正。

本发明与现有技术相比，能够达到以下有益技术效果：

1、利用本发明，实现了三维存储器的高容错性能，使得三维存储器获得了高可靠性。

2、充分利用了内建自测试、自诊断和自修复电路，降低了存储器对测试和修复仪器的依赖，降低了存储器的成本。

3、充分利用了灵活分布的多粒度冗余结构，获得了存储器良好的修复效率，提高了存储器的成品率。

4、充分利用了存储器字内含有的纠错码，使得实时软故障得到校正，满足了存储器可靠性的要求。

5、充分利用了三维互连技术，通过层次化分布存储器模块和冗余结构，使得存储器结构可灵活扩展。

6、充分利用了三维互连技术和划分存储器层次的方法，使得修复对存储器电路的延迟大大降低，满足了存储器高性能的要求。

附图说明

图1为三维互连技术示意图；

图2为三维互连技术的另一示意图；

图3为本发明的三维层次化容错存储器各层次的示意图；

图4为本发明的三维容错存储器的整体框架示意图；

图5为本发明的三维容错存储器实现纠错容错的流程图；

图6为本发明的存储器结构中纠错容错电路的一个示意图。

具体实施方式

下面结合附图和具体实施例对本发明做进一步地描述。

实施例1

首先构架本发明设计的三维容错存储器结构，其包括：带有纠错码的字，三维层次化分布的多粒度冗余，三维层次化分布的内建自测试、自诊断和自修复的电路结构，其各层次结构分别如图3A、3B、3C和3D所示，整体结构如图4所示。

图3A所示为存储器的字结构310，这个字中不仅包含了固有的用于存储的数据位311，还包含了具有一定纠错功能的纠错码位312。这种纠错码能够实时检测存储器字中存在的一位或多位瞬时错误也就是通常所说的软故障，并根据纠错能力纠正软故障中可以被修正的错误位。

图3B所示为构成此种层次化存储器的最小层次模块——第0层存储器320。第0层存储器包含由带有纠错码的存储器字310构成的存储阵列321，译码逻辑322，私有冗余列323，私有冗余行324，和由内建自测试、自诊断和自修复的电路构成的纠错容错电路325。存储阵列是本层存储器的主要存储器件，译码逻辑负责转换外部地址到相应的存储单元，纠错容错电路用于检测和分析存储单元和冗余单元内部的错误，并使用私有的冗余行和冗余列对含有未能通过纠错码纠正的错误存储单元进行替换。

图3C所示为第1层存储器结构330。此层存储器的存储主体331由第0层存储器320构成，除去所有存储器结构都含有的译码逻辑332以外，其还包含特有的用于第1层存储器的公有冗余列333和公有冗余行334，以及对本层所有存储单元故障检测、诊断、修复的第1层存储器纠错容错电路335。在第1层存储器结构中使用的冗余行和冗余列与在第0层中使用的冗余结构相同，其为该层存储器的公有结构，可以对每个子存储模块(即第0层存储器)中的失效单元进行替换修复。

图3D所示为设置在不同硅片上的用于全局容错的全局冗余结构340，其包含由第0层存储器320构成的基本冗余单元阵列341，译码逻辑342，和全局纠错容错电路343。本层存储器冗余结构用于替换全局失效的第0层存储器单元。例如，在图4中，使用硅片B上的冗余器件340的某一个基本冗余单元341来替换硅片A上失效的某个第0层存储器320。

如图4所示，带有纠错码的字310构成了第0层存储器320的存储主体321；第0层存储器320构成了第1层存储器330的存储主体；第1层存储器330构成了内嵌式存储器硅片402。同时，对这种层次化递进的存储器，每层存储器都设有各自的译码逻辑、冗余单元、和纠错容错电路，形成了三维容错纠错存储器结构。这种结构便于灵活地检测修复存储器存储主体中的故障，通过并行的方式降低了检测和修复带来的时间开销。在使用与二维同样的硬件开销下，可获得更好的存储器读写性能和容错性能。更具体地，如图4所示，本实施例中的存储器结构在物理上包含2层硅片：硅片A和硅片B，这两层硅片通过使用垂直的互连线连接，实现了三维互连结构。硅片A为二维排布的存储器存储主体，该存储器存储主体是由若干个第1层存储器330构成二维存储阵列。每个第1层存储器330的二维存储阵列主体331由若干个第0层存储器320构成，二维冗余器件333、334由若干第0层存储器的行和列构成，纠错容错电路335和译码逻辑332只负责此层次上的纠错容错和译码功能。每个第0层存储器的存储主体321由若干带有纠错码的字310构成，冗余器件323、324由若干行和列构成，纠错容错电路325和译码逻辑322只负责该层次存储器的差错纠错容错和译码功能。硅片B为全局的冗余器件，它通过垂直的短互连线和硅片A上的存储器连接，形成三维存储器结构。其冗余器件340由若干第0层存储器320构成，冗余粒度即为第0层存储器，纠错容错电路345和译码逻辑342也只负责对全局电路中的第0层存储器容错和译码。图4所示只是简单的纠错容错存储器三维互连结构。根据存储器在三维芯片中位置的不同，也可以在不同硅片上分区域集成存储器阵列和全局冗余器件。比如硅片A和硅片B上都可以既包含若干存储阵列，也可以包含为其他硅片所设计的冗余器件，由此将一个二维硅片上的失效单元用和其三维互连的硅片上的冗余单元替换，降低互连线带来的时延开销。

本实施例存储器结构的纠错容错过程的主要工作步骤如下，如图5所示：

步骤501：对存储器上电，使存储器进入测试或运行模式。

步骤502：使用第0层存储器纠错容错电路对所有第0层存储器进行自测试，检测存储主体中存在的故障。如果检测结果为无故障，则进入步骤516；如检测结果有故障，则进入步骤503。

步骤503：对步骤502中检测出来的故障进行故障诊断，区分故障性质，如果判定为软故障，则进入步骤504；如判定为硬故障，则进入步骤505。

步骤504：对步骤503检测出来的软故障和步骤516中出现的实时软故障，使用纠错码进行纠正，纠正后进入步骤516。

步骤505：分析第0层存储器内含有的可用私有冗余行和冗余列，判定是否存在冗余单元可以对检测到的故障进行替换。若判定有可用冗余，则进入步骤506；若没有冗余可用，则进入步骤508。

步骤506：根据可用的冗余行或冗余列，使用最大修复原理分配私有冗余单元替换该第0层存储器中有故障的存储单元。

步骤507：对第0层存储器进行再次检测。如果检测无故障，则进入骤516；如果检测有故障，则进入步骤503。

步骤508：在无第0层冗余可用的情况下，将第0层存储器检测到的未修复的剩余故障集合报告给第1层存储器中的纠错容错电路。

步骤509：分析第1层存储器内含有的可用公有冗余行和冗余列，判定是否存在冗余单元可以对集合中的故障进行替换。若判定有可用公有冗余，则进入步骤510；若没有公有冗余可用，则进入步骤511。

步骤510：根据可用的公有冗余行或冗余列的剩余情况，使用尽量修复完整第0层存储器原理分配公有冗余单元替换第0层存储器中有故障的存储单元。

步骤511：在无第1层冗余可用的情况下，将第1层纠错检错电路中未修复的剩余故障集合报告给全局存储器中的纠错容错电路。

步骤512：分析全局冗余器件内含有的可用公有冗余器件，判定是否存在冗余器件可以对集合中的剩余故障进行替换。若判定有可用公有冗余，则进入步骤513；若没有公有冗余可用，则进入步骤515。

步骤513：根据可用的公有冗余器件的剩余情况，使用尽量修复完整第1层存储器原理分配公有冗余器件替换第1层存储器中有故障的第0层存储器。

步骤514：对存储器进行再次测试，检测是否仍有未修复的故障。如果有故障，则进入步骤503；如果无故障，则进入步骤516。

步骤515：经过步骤512的分析后，在仍存在故障的情况下已无冗余器件可用，则抛弃该芯片。

步骤516：存储器实时运行。如果发现实时软故障，则进入步骤504，使用纠错码纠正。

通过对设计的三维容错存储器电路实施上述步骤，实现了此种存储器的容错性。并降低了对仪器的依赖，使得存储器每次上电后都可以进行自检和自修复，保证了存储器的可靠性。

以上过程，从步骤501到步骤516均描述了本发明纠错容错电路的总体工作方式。下面以第0层纠错容错电路为例，详细描述在纠错容错电路中进行自测试和纠错容错的具体细节。如图6所示，其具体步骤如下所述：

步骤1：存储器上电后，设置测试使能信号600，初始化模块601、602和604，进入测试状态；

步骤2：对存储器进行自测试，测试输入621的数据和地址通过模块603被分解为控制信号623、地址624和数据625后，进入译码逻辑322再进入存储器主体321、冗余单元323和324；

步骤3：根据测试输出622的结果，模块601与模块602交互信息，分析故障类型，分析冗余结构分配，并将硬故障地址与修复信息626发送给模块604；

步骤4：模块604根据模块602的信息比对603给出的地址624，如果命中627，则地址信息一部分通过628送给冗余323和324，另一部分则进入译码逻辑322，再选通相应的冗余中的器件，实现故障替换；

步骤5：完成存储器自测试后，设置测试使能信号600，进入实时运行状态。系统输入611和系统输出612通过模块603与存储器交互访存信息。实时运行中出现的软故障，则由纠错码校正。

实施例2

下面给出本发明的一个更加具体的实施例，在该实施例中，存储器结构包括两层硅片，硅片A为存储器的存储主体，其由若干个第1层存储器构成，如图4所示。每个第1层存储器的存储主体由若干个第0层存储器构成，公有冗余行由若干第0层存储器的行并列排布构成，公有冗余列由若干第0层存储器的列串行排布，纠错容错电路和译码逻辑只负责此层次上的纠错容错和译码功能，如图3C所示。每个第0层存储器的存储主体由若干带有纠错码的字构成，私有冗余器行由字构成，私有冗余列由比特位串行构成，纠错容错电路和译码逻辑只负责该层次存储器的差错纠错容错和译码功能，如图3B所示。每个带有纠错码的字由其数据位和纠错码位构成，如图3A所示。硅片B为全局的冗余器件，其冗余器件的冗余主体由若干第0层存储器构成，冗余粒度为第0层存储器，纠错容错电路和译码逻辑也只负责对全局电路中的第0层存储器容错和译码，如图3D所示。

在本实例中，设定存储器的存储主体为32M字节。这些存储主体分布在硅片A上，共划分为256个第1层存储器。每个第1层存储器中设置16个第0层存储器；设置4行冗余，假设第0层存储器以4×4的矩阵分布，因此每行冗余由4个第0层存储器的行构成；设置1列冗余，每列由4个第0层存储器的列串行构成，纠错容错电路原理与图6相同。每个第0层存储器设置1024个字，假设存储器物理结构与逻辑结构相同，即每个字为一行；设置32个冗余行；1个冗余列；以及如图6所示的纠错容错电路。本例中使用的最基本的存储单元为含有64比特数据位8比特纠错码位的字，可以实现双检错单纠错的校正功能。在硅片B上，设置全局冗余结构，使用8个第0层存储器作为公有的冗余替换结构。

在存储器1％的比特位缺陷密度，和芯片级50％的失效概率的情况下，采用最大修复算法分配冗余器件替换失效器件，如上结构的存储器电路可以获得100％的可靠性，其硬件开销不超过存储器主体大小的30％；并且通过层次化划分为小电路进行修复和三维替换的方法，降低了修复带来的延迟，保证了存储器的性能。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种容错存储器，包括：第1层存储器阵列、第1层译码逻辑、公有冗余行、公有冗余列和第1层存储器纠错容错电路，所述第1层存储器阵列由若干个第0层存储器组成；所述第0层存储器包括第0层存储器阵列、第0层译码逻辑、私有冗余行、私有冗余列和第0层存储器纠错容错电路；所述第0层存储器阵列由若干个存储器字组成。

2.根据权利要求1所述的容错存储器，其特征在于，该容错存储器结构还包括用于全局容错的全局冗余结构。

3.根据权利要求2所述的容错存储器，其特征在于，所述全局冗余结构包括由第0层存储器构成的基本冗余单元阵列、全局译码逻辑和全局纠错容错电路。

4.根据权利要求3所述的容错存储器，其特征在于，所述容错存储器结构制作在具有三维互连结构的硅片上。

5.根据权利要求1、2、3或4所述的容错存储器，其特征在于，所述存储器字包括数据位和纠错码位。

6.根据权利要求3所述的容错存储器，其特征在于，所述全局冗余结构的冗余粒度为第0层存储器。

7.一种用于权利要求1所述存储器的容错纠错方法，其特征在于包括如下步骤：

1)使用第0层存储器纠错容错电路对所有第0层存储器进行自测试，如发现硬故障，则分析第0层存储器内含有的可用私有冗余行和冗余列，判定是否存在冗余单元可以对故障处进行替换；如果判定为是，则利用私有冗余行和冗余列进行替换，如判定为否，则将故障报告给第1层存储器中的纠错容错电路；

2)分析第1层存储器内含有的可用公有冗余行和冗余列，判定是否存在冗余单元可以对第0层存储器上报的故障进行替换，如判定为是，则利用公有冗余行和冗余列进行替换。

8.根据权利要求7所述的容错纠错方法，其特征在于，所述容错存储器还包括用于全局容错的全局冗余结构，该全局冗余结构包括由第0层存储器构成的基本冗余单元阵列、全局译码逻辑和全局纠错容错电路；

所述存储器的容错纠错方法的所述步骤2)还包括，如判定为否，则将故障报告给全局存储器中的纠错容错电路，进入步骤3)，所述步骤3)如下：

3)分析全局冗余器件内含有的基本冗余单元阵列，判定该基本冗余单元阵列中是否存在冗余的第0层存储器可以对第1层存储器上报的故障进行替换，如判定为是，则利用所述基本冗余单元阵列中冗余的第0层存储器进行替换。

9.根据权利要求8所述的容错纠错方法，其特征在于，所述步骤1)中，当发现软故障时，利用存储器字中的纠错码进行纠正。

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