CN111785770A - 常规隧穿场效应晶体管的衬底漏电隔离结构及工艺方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 74
- 238000002955 isolation Methods 0.000 title claims abstract description 51
- 238000000034 method Methods 0.000 title claims abstract description 36
- 230000005641 tunneling Effects 0.000 title claims abstract description 28
- 230000005669 field effect Effects 0.000 title claims abstract description 27
- 238000002347 injection Methods 0.000 claims abstract description 10
- 239000007924 injection Substances 0.000 claims abstract description 10
- 238000002513 implantation Methods 0.000 claims description 53
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 25
- 229910052796 boron Inorganic materials 0.000 claims description 25
- 238000005468 ion implantation Methods 0.000 claims description 23
- 238000000151 deposition Methods 0.000 claims description 21
- 238000005530 etching Methods 0.000 claims description 15
- 229910052785 arsenic Inorganic materials 0.000 claims description 12
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 12
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 11
- 229910052698 phosphorus Inorganic materials 0.000 claims description 11
- 239000011574 phosphorus Substances 0.000 claims description 11
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 230000008021 deposition Effects 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 230000000694 effects Effects 0.000 abstract description 5
- 238000005457 optimization Methods 0.000 abstract description 4
- 230000010354 integration Effects 0.000 abstract description 2
- 239000007943 implant Substances 0.000 description 9
- 230000003068 static effect Effects 0.000 description 5
- INQLNSVYIFCUML-QZTLEVGFSA-N [[(2r,3s,4r,5r)-5-(6-aminopurin-9-yl)-3,4-dihydroxyoxolan-2-yl]methoxy-hydroxyphosphoryl] [(2r,3s,4r,5r)-5-(4-carbamoyl-1,3-thiazol-2-yl)-3,4-dihydroxyoxolan-2-yl]methyl hydrogen phosphate Chemical compound NC(=O)C1=CSC([C@H]2[C@@H]([C@H](O)[C@@H](COP(O)(=O)OP(O)(=O)OC[C@@H]3[C@H]([C@@H](O)[C@@H](O3)N3C4=NC=NC(N)=C4N=C3)O)O2)O)=N1 INQLNSVYIFCUML-QZTLEVGFSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000011031 large-scale manufacturing process Methods 0.000 description 2
- 238000004088 simulation Methods 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 235000013599 spices Nutrition 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7391—Gated diode structures
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
- H01L29/0646—PN junctions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
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Abstract
一种常规隧穿场效应晶体管的衬底漏电隔离结构及工艺方法，属于微纳电子学技术领域，包括P型衬底，在P衬底上有有源区，有源区外为浅槽隔离；其特征是，有源区被NWELL包围；相邻两个NWELL之间是PWELL。相邻两个NWELL之间的PWELL，其宽度等于或稍小于两个Nwell之间的距离。本发明引进PWELL注入后，较小宽度的PWELL与NWELL实现的反向PN结就已经具有较好的漏电隔离效果。因此，用本发明的结构，不仅可以有效隔离衬底的漏电，还能够缩小集成时TFET器件之间的距离，带来电路面积上的优化。
Description
技术领域
本发明是一种常规隧穿场效应晶体管的衬底漏电隔离结构及工艺方法，属于微纳电子学技术领域，具体涉及一种常规隧穿场效应晶体管的衬底漏电的隔离。
背景技术
随着半导体技术的不断进步，器件尺寸不断减小，电路性能不断提升，芯片功耗密度也急剧增大，低功耗已经成为一个重要设计方向。从器件层面上，降低电源电压可以有效降低电路功耗，然而为了保持足够的驱动能力，MOSFET器件阈值电压也必须下降，带来关态电流和静态功耗的抬升。常规隧穿场效应晶体管(TFET)采用带带隧穿的电流机制，其位于高能带尾的载流子被有效截断，能够获得低于60mv/dec的超抖亚阈值斜率，提供了较高的电流开关比，为低压工作提供了可能，被认为是一种很有希望替代MOSFET的超抖器件。
基于TCAD Sentaurus及SPICE仿真，常规隧穿场效应晶体管已被证明在某些低压、低频的工作条件下，功耗延迟积(PDP)会明显优于MOSFET，有着一定的应用领域和前景。然而在把器件应用到电路的过程中，每个器件的P型掺杂区会通过P型衬底连通起来，构成一个不可忽视的漏电通道。一方面，衬底之间的漏电大于器件关态的泄漏电流，器件本身的低静态功耗优势就会荡然无存；另一方面，每两个P型掺杂区连通衬底都会形成一个漏电通道，可以等效为电阻分析，电路规模越大，电阻网络越复杂，对电路本身的性能的影响越大。因此，如何有效截断TFET器件间的衬底漏电，保证TFET本身的静态功耗优势并更好地应用在电路上成为一个迫切需要解决的问题。
发明内容
本发明的目的在于提出一种常规隧穿场效应晶体管的衬底漏电隔离结构及工艺方法，以抑制TFET器件中P型掺杂区通过P型衬底形成的较大的泄漏电流。
一种常规隧穿场效应晶体管的衬底漏电隔离结构，包括P型衬底，在P衬底上有有源区，有源区外为浅槽隔离；其特征是，有源区被NWELL包围；相邻两个NWELL之间是PWELL。
相邻两个NWELL之间的PWELL，其宽度等于或稍小于两个Nwell之间的距离。
PWELL宽度可以稍小于相邻两个NWELL之间的距离，稍小尺寸优选为0.04μm至0.06μm。
在两个NWELL之间的PWELL的边界与有源区边界的距离在0.25μm至0.35μm之间。
Nwell的宽度比有源区宽度大，Nwell边界与有源区的距离为0.2μm至0.3μm。
一种常规隧穿场效应晶体管的衬底漏电隔离结构的工艺方法，其特征是，
步骤1：掺杂硼(B)得到一个P型衬底；
步骤2：以各向异性的方式在P型衬底上沉积氧化层；
步骤3：在设计好的有源区外以离子注入的方式注入硼来形成Pwell；
步骤4：以离子注入的方式注入磷来形成Nwell，注入区域为有源区注入框外扩0.2μm至0.3μm；
步骤5：全片以各向异性的方法刻蚀氧化层；
步骤6：做浅槽隔离(STI)，具体的方法是在有源区以外的地方以各向异性的方式刻蚀硅；再在有源区以外的地方以各向异性的方式沉积氧化层；
步骤7：做两个器件的P型掺杂区和N型掺杂区，其中N型掺杂区注入区为有源区的一侧，以离子注入的方式注入砷；P型掺杂区为有源区的另一侧，以离子注入的方式注入BF2；
有源区除了P型掺杂区和N型掺杂区外为栅区域；
步骤8：做栅氧化层，即全片以各向异性的方式沉淀一层氧化层，然后将栅区域以外的氧化层以各向异性的方式刻蚀掉。
其中，步骤1中的掺杂硼(B)的P型衬底，其掺杂硼(B)浓度优选为8e14cm-3至8e15cm-3之间；
步骤2中的氧化层厚度优选为0.009μm至0.013μm；
步骤5中刻蚀的氧化层厚度为0.011μm至0.019μm之间；
步骤6中刻蚀硅的厚度优选为0.2μm至0.4μm；氧化层沉积的厚度优选为0.2μm至0.4μm。
步骤8中的栅氧化层的淀积厚度优选为2nm至4nm；栅区域以外的氧化层刻蚀厚度优选为2nm至4nm。
步骤7中N型掺杂区注入区为有源区的一侧，宽度优选为0.35μm至0.4μm,以离子注入的方式注入砷，注入剂量优选为5e4cm-2至5e5cm-2之间，注入能量优选为3kev至7kev之间；
P型掺杂区宽度优选为0.35μm至0.4μm，以离子注入的方式注入BF2，注入剂量优选为1e15cm-2至1e16cm-2之间，注入能量优选为1kev至3kev之间。
步骤3中在设计好的有源区为注入框0.25μm至0.35μm，注入硼的剂量优选在5e12cm-2至5e13cm-2之间，注入能量优选为200kev至350kev之间。
步骤4中以各向异性的方法注入磷来形成Nwell。注入区域为有源区注入框外扩0.2μm至0.3μm，注入剂量优选在5e12cm-2至5e13cm-2之间，注入能量优选为200kev至350kev之间。
步骤3在设计好的有源区外是分三次注入硼形成Pwell。
本发明引进PWELL注入后，较小宽度的PWELL与NWELL实现的反向PN结就已经具有较好的漏电隔离效果。因此，用本发明的结构，不仅可以有效隔离衬底的漏电，还能够缩小集成时TFET器件之间的距离，带来电路面积上的优化。
具体技术效果如下：
一、采用P阱注入与两边N阱形成反向PN结的隔离方法能够有效抑制衬底之间的漏电。
传统的隧穿场效应晶体管在组成电路时，如果不采取有效的隔离方式，每个P型掺杂区将会通过P型衬底连通起来，形成一个不可忽视的漏电通道。漏电大小会远远超出器件的关态泄漏电流大小，TFET器件本身应用的低功耗优势就会牺牲。器件做在NWELL中，相对PWELL来说处于高电位，因此形成了一个等效的反向PN结，通过衬底的泄漏电流将会有效被反向PN结截止。
二、P阱的注入能够带来面积上的优化
在本课题组之前提出的隔离方案中，器件做在N阱中，相邻两个N阱中间是P型衬底，NWELL和Psub之间也能形成等效的反向PN结，只要中间Psub满足一定的宽度，这种隔离方案也是能够有效抑制衬底间的漏电的。当引进PWELL注入后，较小宽度的PWELL与N阱实现的反向PN结就已经具有足够的隔离效果：衬底漏电电流在器件电流的一个量级以下，器件的低关态泄漏和低静态功耗的优势得以保存。
三、该器件制备工艺简单，具有大规模生产的潜力。
该隔离方法主要创新点是引进N阱和P阱的注入，形成等效的反向PN结，以一个较小的面积代价来实现对衬底间漏电的截止，N阱注入为磷，P阱的注入为硼，实现工艺简单，对为常规隧穿场效应晶体管器件以及电路应用具有十分重要的意义。低静态功耗和简单有效的隔离方法使得隧穿场效应晶体管真正有了大规模应用、量产的潜力。
附图说明
图1、本发明结构剖面示意图；
图2、本发明工艺步骤示意图，其中：
图2(a)通过各向异性的方式在衬底上沉积氧化层；
图2(b)是做PWELL的注入的剖面图；
图2(c)是做NWELL的注入剖面图；
图2(d)是做浅槽隔离图；
图2(e)是器件的N型掺杂区，掺砷的俯视图；
图2(f)是器件的P型掺杂区，掺BF2俯视图；
图2(g)是做栅氧化层的剖面图。
其中，1为P型衬底，2为PWELL，3为NWELL，4为浅槽隔离，5为栅氧化层，6为淀积氧化层，7为N型掺杂区，8为P型掺杂区。
具体实施方式
一种常规隧穿场效应晶体管的衬底漏电隔离结构，包括P型衬底，在P衬底上有有源区，有源区外为浅槽隔离；其特征是，有源区被NWELL包围；相邻两个NWELL之间是PWELL。
相邻两个NWELL之间的PWELL，其宽度等于或稍小于两个Nwell之间的距离。
PWELL宽度可以稍小于相邻两个NWELL之间的距离，稍小尺寸优选为0.04μm至0.06μm。在两个NWELL之间的PWELL的边界与有源区边界的距离在0.25μm至0.35μm之间。
Nwell的宽度比有源区宽度大，Nwell边界与有源区的距离为0.2μm至0.3μm。
一种常规隧穿场效应晶体管的衬底漏电隔离结构的工艺方法，其特征是，
步骤1：掺杂硼(B)得到一个P型衬底；
步骤2：以各向异性的方式在P型衬底上沉积氧化层；
步骤3：在设计好的有源区外以离子注入的方式注入硼来形成Pwell；
步骤4：以离子注入的方式注入磷来形成Nwell，注入区域为有源区注入框外扩0.2μm至0.3μm；
步骤5：全片以各向异性的方法刻蚀氧化层；
步骤6：做浅槽隔离(STI)，具体的方法是在有源区以外的地方以各向异性的方式刻蚀硅；再在有源区以外的地方以各向异性的方式沉积氧化层；
步骤7：做两个器件的P型掺杂区和N型掺杂区，其中N型掺杂区注入区为有源区的一侧，以离子注入的方式注入砷；P型掺杂区为有源区的另一侧，以离子注入的方式注入BF2；
有源区除了P型掺杂区和N型掺杂区外为栅区域；
步骤8：做栅氧化层，即全片以各向异性的方式沉淀一层氧化层，然后将栅区域以外的氧化层以各向异性的方式刻蚀掉。
其中，步骤1中的掺杂硼(B)的P型衬底，其掺杂硼(B)浓度优选为8e14cm-3至8e15cm-3之间；
步骤2中的氧化层厚度优选为0.009μm至0.013μm；
步骤5中刻蚀的氧化层厚度为0.011μm至0.019μm之间；
步骤6中刻蚀硅的厚度优选为0.2μm至0.4μm；氧化层沉积的厚度优选为0.2μm至0.4μm。
步骤8中的栅氧化层的淀积厚度优选为2nm至4nm；栅区域以外的氧化层刻蚀厚度优选为2nm至4nm。
步骤7中N型掺杂区注入区为有源区的一侧，宽度优选为0.35μm至0.4μm,以离子注入的方式注入砷，注入剂量优选为5e4cm-2至5e5cm-2之间，注入能量优选为3kev至7kev之间；
P型掺杂区宽度优选为0.35μm至0.4μm，以离子注入的方式注入BF2，注入剂量优选为1e15cm-2至1e16cm-2之间，注入能量优选为1kev至3kev之间。
步骤3中在设计好的有源区为注入框0.25μm至0.35μm，注入硼的剂量优选在5e12cm-2至5e13cm-2之间，注入能量优选为200kev至350kev之间。
步骤4中以各向异性的方法注入磷来形成Nwell。注入区域为有源区注入框外扩0.2μm至0.3μm，注入剂量优选在5e12cm-2至5e13cm-2之间，注入能量优选为200kev至350kev之间。
步骤3在设计好的有源区外是分三次注入硼形成Pwell。
本发明基于TCAD Sentaurus仿真，通过研究两个相邻的P型TFET和N型TFET之间的衬底漏电大小来表征所提出的隔离方案是否有效。首先，衬底连通本身的漏电主要来自于器件的P型掺杂区与P型衬底之间形成漏电通道，可以采用将每个器件的有源区(AA)做在极低掺杂的N阱中，当器件中的漏电到来时，会经过由N阱和P型衬底形成的反向PN结，当两个AA距离足够大，AA中间的Psub不会被两边的NWELL耗尽时，等效的反向PN结能够有效抑制衬底漏电。在此基础上，在两个NWELL中间引入PWELL注入，同样宽度区域内的PWELL相对于Psub而言更不易被两边的NWELL耗尽，且与NWELL形成的反向PN结隔离效果更好。这意味着，更小区域的PWELL注入就已经足够有效抑制两个器件衬底间的漏电，从而带来面积上的优化。最后该隔离方法工艺条件简单，可实现大规模生产。
实施例一：
一种常规隧穿场效应晶体管的衬底漏电隔离结构及工艺方法。首先，掺杂硼(B)得到一个P型衬底。以各向异性的方式沉积氧化层，再做PWELL的注入，分三次注入硼。其次做N阱的注入，以各向异性的方法注入磷，在以各向异性的方法刻蚀氧化层。下一步是做浅槽隔离，以各向异性的方式刻蚀硅，再以各向异性的方式沉积氧化层。紧接着做两个器件的P型掺杂区和N型掺杂区。其中N型掺杂区以离子注入的方式注入砷，P型掺杂区以离子注入的方式注入BF2。接下来做栅氧化层，全片以各向异性的方式淀一层氧化层，然后将非栅区域的氧化层以各向异性的方式刻蚀掉。
注入版描述为：
mask name＝MYAA left＝-0.83<μm>right＝0.83<μm>back＝-3.55<μm>front＝-0.55<μm>
mask name＝MYAA left＝-0.83<μm>right＝0.83<μm>back＝0.55<μm>front＝3.55<μm>
mask name＝MYAB left＝-1.13<μm>right＝1.13<μm>back＝-3.85<μm>front＝-0.25<μm>
mask name＝MYAB left＝-1.13<μm>right＝1.13<μm>back＝0.25<μm>front＝3.85<μm>
mask name＝MYNW left＝-1.08<μm>right＝1.08<μm>back＝-3.8<μm>front＝-0.3<μm>
mask name＝MYNW left＝-1.08<μm>right＝1.08<μm>back＝0.3<μm>front＝3.8<μm>
mask name＝MYSN left＝0.45<μm>right＝0.83<μm>back＝-3.55<μm>front＝-0.55<μm>
mask name＝MYSN left＝-0.83<μm>right＝-0.5<μm>back＝0.55<μm>front＝3.55<μm>
mask name＝MYSP left＝-0.83<μm>right＝-0.5<μm>back＝-3.55<μm>front＝-0.55<μm>
mask name＝MYSP left＝0.45<μm>right＝0.83<μm>back＝0.55<μm>front＝3.55<μm>
上述P型衬底的初始条件为硼(B)掺杂，浓度优选为8e14cm-3至8e15cm-3之间。
上述N阱的注入条件有一定的限制，注入版为MYNW的反版，注入杂志为磷(P)，注入剂量优选在5e12cm-2至5e13cm-2之间，注入能量优选为200kev至350kev之间，刻蚀氧化层方法为各向异性，厚度为0.011μm至0.019μm之间。
上述PWELL的注入方法为各向异性沉积氧化层，厚度为0.008μm至0.015μm之间，分次注入硼，注入剂量优选为5e12cm-2至5e13cm-2之间，注入能量优选为100kev至300kev之间，注入版为MYAB。
上述STI的注入板为MYAA，先各向异性刻蚀Si，再各向异性淀积氧化层。
上述器件P型掺杂杂质为BF2，注入剂量优选为1e15cm-2至1e16cm-2之间，注入能量优选为1kev至3kev之间。注入版为MYSP的反版。
上述器件N型掺杂杂质为砷(Ar)，注入剂量优选为5e4cm-2至5e5cm-2之间，注入能量优选为3kev至7kev之间。注入版为MYSN的反版。
实施例二：
下面结合附图，通过实施例对本发明做进一步说明。
如图1所示，有源区做在NWELL里面，NWELL中间的注入的PWELL，当漏电流从高电位的器件中出来，会经过由NWELL和PWELL形成的等效反向PN结，泄漏电流得到极大抑制。如图2所示，工艺步骤如下：
1)以各向异性的方式在P型衬底上淀积一层氧化层，厚度为0.012μm，如图2中(a)所示。
2)在PW注入区分别注入dose＝1.7e13cm-2，energy＝160keV和dose＝9.5e12cm-2，energy＝240keV以及dose＝7.9e12cm-2，energy＝27keV的硼来形成PWELL。如图2中(b)所示。
3)在NW注入区注入dose＝2e13cm-2，energy＝330kev的磷。如图2中(c)所示
4)以各向异性的方式刻蚀掉氧化层，厚度为0.014μm，在AA区以外以各向异性的方式刻蚀掉硅，厚度为0.28μm，在相同区域以各向异性的方式淀积氧化层，厚度为0.28μm，形成浅槽隔离区，如图2中(d)所示。
5)在器件的N型掺杂区注入dose＝2e15,energy＝6kev的砷，如图2中(e)所示。
6)在器件的P型掺杂区注入dose＝5e15,energy＝4kev的BF2，如图2中(f)所示。
7)全片以各向异性的方式淀积厚度为3nm的氧化层，以各向异性的方法刻蚀掉栅区域以外的氧化层，厚度为3nm。如图2中(g)所示。
实施例三：
一种常规隧穿场效应晶体管的衬底漏电隔离结构，包括P型衬底，在P衬底上有源区，有源区外为浅槽隔离，有源区被NWELL包围；相邻两个NWELL之间是PWELL。一个NWELL中做的是P型TFET，另一个NWELL中做的是N型TFET。
P型衬底掺浓度为2e15cm-3。
NWELL的注入剂量为1e13cm-2，能量为340kev。
PWELL分三次注入，注入剂量和能量分别为dose＝1.5e13cm-2，energy＝150keV；dose＝9e12cm-2，energy＝230kev；dose＝7.8e12cm-2，energy＝25keV。
TFET的源漏掺杂区，P型掺杂采用BF2，剂量为4e15cm-2，能量为3kev；N型掺杂采用砷，剂量为1e15cm-2，能量为5kev；
一种常规隧穿场效应晶体管的衬底漏电隔离结构的工艺方法，包括以下步骤：
步骤1、以各向异性的方式在P型衬底上淀积一层氧化层；
步骤2、以离子注入的方式注入硼来形成PWELL；
步骤3、以离子注入的方式注入磷来形成NWELL；
步骤4、以各向异性的方式刻蚀掉氧化层，在有源区以外以各向异性的方式刻蚀一定深度的硅，再淀积氧化层形成浅槽隔离；
步骤5、以离子注入的方式注入砷形成器件N型掺杂区，注入BF2形成P型掺杂区；
步骤6、全片以各项异性的方式淀积2nm的氧化层，再将栅区域以外的氧化层以各向异性的方式刻蚀掉来形成栅氧化层。
步骤7、刻蚀氧化层厚度略大于步骤一中以各向异性方式淀积厚度。
步骤5中扩散温度为1060℃，时间为0.1s。
步骤6中以各向异性刻蚀氧化层厚度等于以各向异性淀积氧化层厚度。
浅槽隔离等同于STI，业界统称。P阱称为PWELL，N阱称为NWELL。一个是中文说法，一个是英文说法。常规隧穿场效应晶体管，英文名是TFET，它是一种众多器件中的一种。也可以叫TFET器件。
需要注意的是，公布实施例的目的在于帮助进一步理解本发明，但是本领域的技术人员可以理解：在不脱离本发明及所附权利要求的精神和范围内，各种替换和修改都是可能的。因此，本发明不应局限于实施例所公开的内容，本发明要求保护的范围以权利要求书界定的范围为准。
Claims (10)
1.一种常规隧穿场效应晶体管的衬底漏电隔离结构，包括P型衬底，在P衬底上有有源区，有源区外为浅槽隔离；其特征是，有源区被NWELL包围；相邻两个NWELL之间是PWELL。
2.如权利要求1所述的一种基于常规隧穿场效应晶体管的衬底漏电隔离结构，其特征是，相邻两个NWELL之间的PWELL，其宽度等于或稍小于两个Nwell之间的距离。
3.如权利要求1或2所述的常规隧穿场效应晶体管的衬底漏电隔离结构，其特征是，PWELL宽度可以稍小于相邻两个NWELL之间的距离，稍小尺寸优选为0.04μm至0.06μm。
4.如权利要求1或3所述的常规隧穿场效应晶体管的衬底漏电隔离结构，其特征是，在两个NWELL之间的PWELL的边界与有源区边界的距离在0.25μm至0.35μm之间。
5.如权利要求1或4所述的常规隧穿场效应晶体管的衬底漏电隔离结构，其特征是，Nwell的宽度比有源区宽度大，Nwell边界与有源区的距离为0.2μm至0.3μm。
6.一种常规隧穿场效应晶体管的衬底漏电隔离结构的工艺方法，其特征是，
步骤1：掺杂硼(B)得到一个P型衬底；
步骤2：以各向异性的方式在P型衬底上沉积氧化层；
步骤3：在设计好的有源区外以离子注入的方式注入硼来形成Pwell；
步骤4：以离子注入的方式注入磷来形成Nwell，注入区域为有源区注入框外扩0.2μm至0.3μm；
步骤5：全片以各向异性的方法刻蚀氧化层；
步骤6：做浅槽隔离(STI)，具体的方法是在有源区以外的地方以各向异性的方式刻蚀硅；再在有源区以外的地方以各向异性的方式沉积氧化层；
步骤7：做两个器件的P型掺杂区和N型掺杂区，其中N型掺杂区注入区为有源区的一侧，以离子注入的方式注入砷；P型掺杂区为有源区的另一侧，以离子注入的方式注入BF2；
有源区除了P型掺杂区和N型掺杂区外为栅区域；
步骤8：做栅氧化层，即全片以各向异性的方式沉淀一层氧化层，然后将栅区域以外的氧化层以各向异性的方式刻蚀掉。
7.如权利要求6所述的常规隧穿场效应晶体管的衬底漏电隔离结构的工艺方法，其特征是，
步骤1中的掺杂硼(B)的P型衬底，其掺杂硼(B)浓度优选为8e14cm-3至8e15cm-3之间；
步骤2中的氧化层厚度优选为0.009μm至0.013μm；
步骤5中刻蚀的氧化层厚度为0.011μm至0.019μm之间；
步骤6中刻蚀硅的厚度优选为0.2μm至0.4μm；氧化层沉积的厚度优选为0.2μm至0.4μm。
步骤8中的栅氧化层的淀积厚度优选为2nm至4nm；栅区域以外的氧化层刻蚀厚度优选为2nm至4nm。
8.如权利要求6或7所述的常规隧穿场效应晶体管的衬底漏电隔离结构的工艺方法，其特征是，
步骤7中N型掺杂区注入区为有源区的一侧，宽度优选为0.35μm至0.4μm,以离子注入的方式注入砷，注入剂量优选为5e4cm-2至5e5cm-2之间，注入能量优选为3kev至7kev之间；
P型掺杂区宽度优选为0.35μm至0.4μm，以离子注入的方式注入BF2，注入剂量优选为1e15cm-2至1e16cm-2之间，注入能量优选为1kev至3kev之间。
9.如权利要求6或7所述的常规隧穿场效应晶体管的衬底漏电隔离结构的工艺方法，其特征是，
步骤3中在设计好的有源区为注入框0.25μm至0.35μm，注入硼的剂量优选在5e12cm-2至5e13cm-2之间，注入能量优选为200kev至350kev之间。
步骤4中以各向异性的方法注入磷来形成Nwell。注入区域为有源区注入框外扩0.2μm至0.3μm，注入剂量优选在5e12cm-2至5e13cm-2之间，注入能量优选为200kev至350kev之间。
10.如权利要求6或9所述的常规隧穿场效应晶体管的衬底漏电隔离结构的工艺方法，其特征是，步骤3在设计好的有源区外分三次注入硼形成Pwell。
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