CN111785699B - 打线接合结构及其制造方法 - Google Patents

打线接合结构及其制造方法 Download PDF

Info

Publication number
CN111785699B
CN111785699B CN201910265753.8A CN201910265753A CN111785699B CN 111785699 B CN111785699 B CN 111785699B CN 201910265753 A CN201910265753 A CN 201910265753A CN 111785699 B CN111785699 B CN 111785699B
Authority
CN
China
Prior art keywords
bonding
bonding pad
conductive layer
wire
pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910265753.8A
Other languages
English (en)
Other versions
CN111785699A (zh
Inventor
朱彦瑞
吴金能
林俊宏
周信宏
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Priority to CN201910265753.8A priority Critical patent/CN111785699B/zh
Publication of CN111785699A publication Critical patent/CN111785699A/zh
Application granted granted Critical
Publication of CN111785699B publication Critical patent/CN111785699B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/022—Protective coating, i.e. protective bond-through coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/0801—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种打线接合结构及其制造方法。打线接合结构包括接合垫结构、保护层及接合打线。接合垫结构包括接合垫及导电层。接合垫具有开口。导电层与接合垫电性连接。导电层的至少部分位于接合垫的开口中，且被接合垫侧向环绕。保护层至少覆盖接合垫结构的部分表面。接合打线接合至接合垫结构的导电层。

Description

打线接合结构及其制造方法
技术领域
本发明涉及一种打线接合结构及其制造方法，尤其涉及一种包括修复的(repaired)接合垫的打线接合结构以及针对失效晶粒中破损的接合垫的修补方法。
背景技术
在封装工艺中，打线接合工艺是重要的晶粒连线技术，其通过导电接线(或称为接合打线)将晶粒(die)连接至其它晶粒或半导体装置，进而形成封装结构。举例而言，如图1A所示，晶粒50包括衬底10、接垫11、介电层12、接合垫13及钝化层14。接合垫13与接垫11电性连接，且与接合打线16接合，并可通过接合打线16将晶粒50电性连接至其他元件，并进一步形成封装结构。在一实施例中，接合打线16包括彼此连接的接合垫16a及导线16b。接合垫16a与接合垫13电性及物理接触。导线16b位于接合垫16a上。接合打线16包括导电材料，例如金、银、铜或其组合。接合打线例如是通过热音波接合技术接合至接合垫13。
请参照图1B，在一实施例中，在接合打线16与接合垫13的接合处可能发生剥离或破裂。举例来说，如图1B所示，接合打线16连同与其接触的接合垫13的一部分13b从晶粒50剥离，从而产生破损的接合垫13a，导致晶粒失效，并形成失效的晶粒50a。此种剥离或破裂可能由于接合打线的尺寸太小、接合强度不大、接合工艺参数设定不良或表面污染等原因造成。
在一实施例中，晶粒50包括多个接合垫13，而上述剥离或破裂可能不是发生在全部的接合垫13上，而仅有单一个或少数接合垫13发生此种剥离。由于半导体工艺需要将晶粒50a整片曝光、蚀刻，因此若利用传统的镀覆或沉积的方法对单一或少数的破损的接合垫13a进行修补，会造成工艺的浪费、增加成本而造成亏损。因此需要研究一种修补方法，可单独对晶粒上单一个或少数破损的接合垫进行修补，而不会造成工艺上的浪费。另一方面，如何使得修补后的接合结构具有足够的强度，以避免再次发生剥离或破裂，也是目前亟待解决的问题。
发明内容
本发明提供一种打线接合结构。打线接合结构包括接合垫结构、保护层及接合打线。接合垫结构包括接合垫及导电层。接合垫具有开口。导电层与接合垫电性连接。导电层的至少部分位于接合垫的开口中，且被接合垫侧向环绕。保护层至少覆盖接合垫结构的部分表面。接合打线接合至接合垫结构的导电层。
本发明提供一种打线接合结构的制造方法，且特别是一种针对失效晶粒中单一个或少数个破损的接合垫的修补方法，其包括以下步骤。提供具有开口的接合垫。进行第一3D打印工艺，以形成导电层，导电层至少填充所述开口并与接合垫电性连接。导电层与接合垫形成接合垫结构。进行第二3D打印工艺，以形成保护层，保护层至少覆盖接合垫结构的部分表面。将接合打线接合至接合垫结构的导电层。
基于上述，本发明利用3D打印技术对失效晶粒中的单一个或少数破损的接合垫进行修补，从而可避免工艺上的浪费，节约成本。另外，在修补之后的接合垫结构上形成保护层，可增强接合垫结构的强度，从而避免修复的接合垫结构再次发生剥离。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A至图1B示出晶粒的打线接合结构剥离的示意性剖面图；
图2A至图2D示出根据本发明一实施例的晶粒的打线接合结构的制造方法的示意性剖视图；
图3A至图3D示出根据本发明一实施例的晶粒的打线接合结构制造方法的上视图；
图4示出根据本发明一实施例的包括打线接合结构的晶粒的示意性剖视图。
附图标记说明
10：衬底
11：接垫
12：介电层
13、13a、16a、29、30a：接合垫
13b：部分
14：钝化层
16、30：接合打线
16b、30b：导线
18：开口
20、24：喷头
21：导电墨水
22：导电层
22a：主体部
22b：延伸部
25：绝缘墨水
28：保护层
28a：内侧壁
32：打线接合结构
40：交界处
50、50a、50b、50c：晶粒
A：导电颗粒
B：分散剂
T1、T2：顶面
I-I’：线
S1：侧壁
S2：侧表面
具体实施方式
参照本实施例的附图以更全面地阐述本发明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。附图中的层与区域的厚度会为了清楚起见而放大。相同或相似的元件标号表示相同或相似的元件，以下段落将不再一一赘述。
图2A至图2D示出根据本发明一实施例的打线接合结构(wire bondingstructure)的制造方法的示意性剖视图，且特别是示出根据本发明一实施例的修补打线接合结构的方法。图3A至图3D示出根据本发明一实施例的打线接合结构制造方法的上视图，其中图2A至图2D是分别对应图3A至图3D的线I-I’的剖视图。
请参照图2A，提供晶粒50a。晶粒50a可为待封装的晶粒或包括在封装结构中的晶粒。晶粒50a包括衬底10、接垫(pad)11、介电层12、接合垫(bonding pad)13以及钝化层14。在一实施例中，晶粒50a为失效晶粒(fail die)，其包括多个接合垫13。所述多个接合垫13中的一个或多个具有缺陷。举例来说，一个或多个(少数个)接合垫13例如是发生过如图1B所示的剥离或破裂，其中接合垫13的一部分13b(图中以虚线示出)已从晶粒50a剥离，并余留下破损的接合垫(或称为失效接合垫)13a。为了简洁起见，附图中仅示出一个破损的接合垫13a，但应理解，晶粒50a中还包括多个良好的接合垫13和/或其它破损的接合垫13a。
在一实施例中，衬底10为半导体衬底，例如是硅衬底。衬底10例如是块状硅衬底、掺杂硅衬底、未掺杂硅衬底或绝缘体上覆硅衬底。掺杂硅衬底的掺质可为N型掺质、P型掺质或其组合。具体来说，衬底10可由选自于Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs与InP所组成的族群中的至少一种半导体材料形成。衬底10可包括有源区域及隔离结构，且可包括各种元件，例如有源元件、无源元件或其组合(未示出)。举例来说，有源元件例如包括晶体管、二极管等元件。无源元件例如包括电容器、电感器、电阻器等元件。在一实施例中，在衬底10上方可包括内连线结构(未示出)。所述内连线结构可包括形成于介电结构中的多层金属导线及通孔。多层金属导线及通孔包括导电材料，且电性连接至形成在衬底10上的各种元件，以形成功能电路。
接垫11例如是内连线结构的顶部导电特征，其与内连线结构中的金属导线及通孔电性连接，并进而与衬底10上的各种元件电性连接。在一实施例中，接垫11的材料包括金属或金属合金，例如铜、铝、金、银、镍、钯、其合金或其组合。接垫11的形成方法包括物理气相沉积法(physical vapor deposition，PVD)、镀覆法(plating)或其组合。在本文中，镀覆包括无电镀覆或电镀。虽然图2A中仅示出一个接垫11，但本发明不限于此。晶粒50a中可包括多个接垫11，且接垫11的数目可依产品需求来调整。
请继续参照图2A，介电层12位于衬底10的上方，覆盖接垫11的侧壁及部分顶面。介电层12具有开口，以暴露出接垫11的另一部分顶面。在一实施例中，介电层12的材料包括介电材料，例如氧化硅、氮化硅、氮氧化硅、聚合物或其组合。聚合物例如是聚酰亚胺。介电层12的形成方法包括旋转涂布法、化学气相沉积法或其组合。
接合垫13形成于被介电层12暴露出的接垫11上，并与接垫11电性连接。接合垫13例如是共形地(conformal)形成在接垫11及介电层12上。在一实施例中，接合垫13包括导电材料，例如金属或金属合金。在示例性实施例中，接合垫13包括铝。接合垫13的形成方法包括物理气相沉积法、镀覆法或其组合。接合垫13覆盖接垫11被介电层12的开口所暴露出的部分顶面、介电层12的侧壁及部分顶面。
钝化层14形成于介电层12上及接合垫13的侧边。在一实施例中，钝化层14覆盖接合垫13的侧壁，但本发明并不以此为限。在另一实施例中，钝化层14可更延伸至覆盖接合垫13的部分顶面。钝化层14的材料可与介电层12的材料相同或不同。在一实施例中，钝化层14包括氧化硅、氮化硅、氮氧化硅、聚合物或其组合。聚合物例如是聚酰亚胺。钝化层14的形成方法例如包括旋转涂布法、化学气相沉积法或其组合。
请参照图2A及图3A，如上所述，晶粒50a中的一个或一些接合垫13的一部分13b从原接合垫13剥离(以虚线示出)，且在剥离处形成开口18，并形成破损的接合垫13a。换言之，破损的接合垫13a具有开口18，所述开口18暴露出接合垫13a的侧壁S1及接垫11的部分顶面。图2A及图3A中所示的接合垫13a及开口18的形状仅为示例说明，且本发明并不以此为限。接合垫13a及开口18可分别具有任意合适的形状。举例而言，接合垫13a及开口18在上视图中的轮廓可分别为正方形、长方形、圆形、椭圆形或不规则形等。
请参照图2B及图3B，形成导电层22，以至少填充接合垫13a的开口18。导电层22的材料与形成方法与接垫11及接合垫13a的材料及形成方法不同。导电层22例如是通过三维(three dimensional,3D)打印工艺来形成。3D打印工艺例如包括如下步骤：将3D打印装置的喷头20置于待修补接合垫13a的开口18上方，通过喷头20将导电墨水21喷至接合垫13a的开口18中和/或接合垫13a的顶面T1上。在一实施例中，导电墨水21包括多个导电颗粒A、溶剂及分散剂(dispersant)B。导电颗粒A包括多个金属纳米颗粒，例如是银纳米颗粒、铜纳米颗粒、铜银合金纳米颗粒、金纳米颗粒或其类似物或其组合。溶剂包括N-甲基吡咯烷酮、丙二醇甲醚、乙二醇等溶剂。分散剂B包括导电分散剂。在一实施例中，分散剂B包括高分子材料，例如聚乙二醇辛基苯基醚(Polyoxyethylene octyl phenyl ether)、聚山梨醇酯二十(Polyoxyethylene(20)sorbitan monolaurate)等。在一实施例中，分散剂B可例如是碳黑分散剂、石墨烯分散剂等。接着，进行固化(curing)工艺，以使导电墨水21中的溶剂挥发而固化，以形成导电层22。固化工艺包括对喷至接合垫13a的导电墨水21进行加热工艺或照光工艺。所述加热工艺例如包括在温度为250℃以下的低温烧结工艺。所述照光工艺例如是使用激光或紫外光等。然而，本发明并不以此为限。
在固化工艺之后，导电层22包括导电颗粒A及分散剂B，多个导电颗粒A彼此电性连接。在一实施例中，导电颗粒A例如呈球状，但本发明并不以此为限。在一实施例中，导电颗粒A的平均粒径范围可为5nm至1μm。不同导电颗粒A的粒径可相同或不同。导电颗粒A的粒径分布的标准差范围可为4.5至43。分散剂B位于导电颗粒A之间的间隙中。分散剂B可使导电颗粒A在导电层22中均匀分布，进而提高导电层22的导电性能。
继续参照图2B，导电层22至少填充接合垫13a的开口18，并与接合垫13a的部分表面及接垫11的部分顶面物理接触并电性连接。在一实施例中，导电层22填入开口18中且覆盖接合垫13a的侧壁S1，并进一步延伸至覆盖接合垫13a的顶面T1及部分侧表面S2。顶面T1是指位于接垫11的顶面上的接合垫13a的水平表面。侧表面S2是指位于介电层12的侧壁上的接合垫13a的部分表面。亦即，导电层22的顶面可高于接合垫13a的顶面T1。然而，本发明并不以此为限。在另一实施例中，导电层22填充开口18，以覆盖接合垫13a暴露在开口18中的侧壁S1，且导电层22的顶面可与接合垫13a的顶面T1大致齐平。在一实施例中，导电层22的表面可为平坦的。在另一实施例中，导电层22可共形地形成在接合垫13a上，从而具有与接合垫13a及其开口18共形的(conformal)表面。在又一实施例中，接合垫13a可被导电层22完全覆盖(图4)。举例来说，导电层22可完全覆盖接合垫13a的侧壁S1、顶面T1、侧表面S2及位于介电层12上的顶面T2。
请参照图2C及图3C，在导电层22及接合垫13a上形成保护层28。在一实施例中，保护层28又可称为黏着层。保护层28包括绝缘材料，且例如是通过与介电层12及钝化层14不同的形成方法来形成。在一实施例中，保护层28通过3D打印工艺来形成。举例而言，通过3D打印装置的喷头24将绝缘墨水25喷至导电层22和/或接合垫13a上。在一实施例中，绝缘墨水25被喷至导电层22与接合垫13a的交界处40(图3C)上方，并覆盖邻近交界处40的导电层22及接合垫13a。绝缘墨水25包括绝缘材料与溶剂。所述绝缘材料包括聚酰亚胺、聚氨酯或其类似物等绝缘材料。所述溶剂包括N-甲基吡咯烷酮、丙二醇甲醚、乙二醇等类似溶剂。接着对绝缘墨水25进行固化工艺，以使溶剂挥发而固化，从而形成保护层28。固化工艺与上述导电层22的固化工艺类似，于此不再赘述。
请继续参照图2C及图3C，在一实施例中，保护层28呈环形，覆盖导电层22边缘的部分顶面以及邻近导电层22边缘的部分接合垫13a的表面(例如，侧表面S2)。在本文中，环形可包括圆环形、椭圆环形、正方环形、长方环形、不规则环形或其他任意合适的环形。导电层22的另一部分顶面位于保护层28的环形区域内并暴露出来。所述环形区域意指位于所述保护层28的内侧壁28a以内，被保护层28环绕的区域。
至此，接合垫13a的修补即已完成。接合垫13a及导电层22形成新的修复的接合垫(或称为接合垫结构)29。保护层28形成于接合垫29上，以部分覆盖及保护接合垫29，从而可加强接合垫29的附着力，增强接合垫29的强度，避免发生再次剥离。
请参照图2D及图3D，接着在接合垫29上形成接合打线30。具体来说，接合打线30形成在保护层28的环形区域内的导电层22上。接合打线30的材料及形成方法与接合打线16(图1A)相似，于此不再赘述。修复后的接合垫29、保护层28及接合打线30形成新的打线接合结构32。至此，失效晶粒50a的修补即已完成，并形成了新的良好晶粒(good die)50b。
晶粒50b包括衬底10、接垫11、介电层12、钝化层14及打线接合结构32。应理解，晶粒50b中除包括修复的打线接合结构32之外，更包括未发生剥离的接合垫13与接合打线16所构成的打线接合结构(如图1A所示)。
请继续参照图2D及图3D，打线接合结构32包括接合垫13a与导电层22所形成的新的接合垫29、保护层28以及接合打线30。在一实施例中，导电层22包括主体部22a及延伸部22b。主体部22a位于接合垫13a的开口中，被接合垫13a侧向环绕，且与接合垫13a的侧壁S1物理接触并电性连接。延伸部22b位于主体部22a及接合垫13a上，覆盖接合垫13a的顶面T1及部分侧表面S2。
保护层28位于接合垫29上，覆盖接合垫29的部分表面。具体来说，保护层28位于导电层22及接合垫13a上，覆盖导电层22的部分表面及接合垫13a的部分表面。在一实施例，保护层28位于导电层22的顶面与接合垫13a的交界处40(图3D)上方，覆盖导电层22的部分顶面(即，顶面边缘)及邻近导电层22的所述部分顶面的接合垫13a的部分侧表面S2。导电层22的部分延伸部22b在垂直于接垫11顶面的方向上夹置于保护层28与接合垫13a之间。也就是说，部分保护层28，部分导电层22及部分接合垫13a在垂直于接垫11顶面的方向上彼此交叠。
在一实施例中，保护层28仅覆盖接合垫13a的侧表面S2而并未覆盖接合垫13a的顶面T2，但本发明并不以此为限。在另一实施例中，保护层28更可延伸至覆盖接合垫13a的顶面T2。保护层28的顶面可低于、齐平于或高于接合垫13a的顶面T2。
请参照图2D及图3D，接合打线30位于保护层28的环形区域内的导电层22上，且与导电层22物理接触及电性连接。在一实施例中，接合打线30包括彼此连接的接合垫30a及导线30b。接合垫30a的底面与导电层22接触并电性连接，并通过导电层22与接合垫13a及接垫11电性连接。接合打线30被保护层28侧向环绕，接合垫30a的侧壁可与保护层28接触或不接触。在一实施例中，接合垫30a的部分侧壁可与保护层28的内侧壁28a接触，而接合垫30a的其它部分侧壁则与保护层28的内侧壁28a间隔开，但本发明并不以此为限。在另一实施例中，接合打线30的接合垫的侧壁与保护层28的内侧壁28a间隔开，而没有接触。事实上，只要接合打线30与导电层22电性接触，接合打线30可位于保护层28的环形区域内导电层22上的任意位置。导线30b的一端与接合垫30a连接，并通过接合垫30a与导电层22、接合垫13a及接垫11电性连接。导线30b的另一端可连接至其它晶粒或半导体元件(未示出)，进而将晶粒50b连接至其它晶粒或半导体元件，并进一步形成封装结构。
图4示出根据本发明另一实施例的包括打线接合结构的晶粒50c的示意性剖视图。此实施例与前述实施例类似，不同之处在于，此实施例中的接合垫13a被导电层22完全覆盖。此实施例中各元件的材料及形成方法与前述实施例相似，于此不再赘述。
请参照图4，在一实施例中，接合垫13a的表面(例如侧壁S1、顶面T2、侧表面S2及顶面T2)被导电层22覆盖。在一实施例中，导电层22的顶面可与钝化层14的顶面大致齐平，但本发明并不以此为限。在另一实施例中，导电层22的顶面也可低于或高于钝化层14的顶面。在一实施例中，保护层28设置于接合垫13a及导电层22所构成的接合垫29上，覆盖导电层22的部分顶面及钝化层14的部分顶面。晶粒50c的其它结构特征与晶粒50b类似，于此不再赘述。
综上所述，本发明利用3D打印技术对失效晶粒中的单一个或少数破损的接合垫进行修补，以可避免工艺上的浪费，节约成本。另外，在修补之后的接合垫上形成保护层，可增强新的接合垫的强度，以避免修补后的接合垫再次发生剥离。应理解的是，上述实施例中破损接合垫13a的形状及其破裂的方式仅为例示说明，且本发明并不以此为限。本发明的针对失效晶粒中破损接合垫的修补方法可用于修补以任意方式破裂的任何形状的接合垫。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。

Claims (14)

1.一种打线接合结构，包括：
接合垫结构，包括：
接合垫，所述接合垫具有开口；以及
导电层，与所述接合垫电性连接，所述导电层的至少部分位于所述接合垫的所述开口中，且被所述接合垫侧向环绕；
保护层，至少覆盖所述接合垫结构的部分表面，其中所述保护层自所述导电层的顶面连续延伸至所述接合垫的表面；以及
接合打线，接合至所述接合垫结构的所述导电层。
2.根据权利要求1所述的打线接合结构，其中所述导电层包括与所述接合垫不同的材料。
3.根据权利要求2所述的打线接合结构，其中所述接合垫包括金属，所述导电层包括金属纳米颗粒，所述金属纳米颗粒包括银纳米颗粒、铜纳米颗粒、铜银合金纳米颗粒、金纳米颗粒或其类似物或其组合。
4.根据权利要求3所述的打线接合结构，其中所述金属包括铝。
5.根据权利要求1所述的打线接合结构，其中所述导电层覆盖所述接合垫暴露在所述开口中的侧壁，且进一步延伸至覆盖所述接合垫的部分顶面。
6.根据权利要求5所述的打线接合结构，其中部分所述导电层夹置于所述保护层与所述接合垫之间。
7.根据权利要求1所述的打线接合结构，其中所述保护层覆盖所述导电层与所述接合垫的交界处，且覆盖并接触所述导电层的部分顶面及所述接合垫的部分侧表面或顶面。
8.根据权利要求1所述的打线接合结构，其中所述保护层呈环形，侧向环绕所述接合打线。
9.根据权利要求1所述的打线接合结构，其中所述接合垫结构设置于晶粒的接垫上。
10.一种打线接合结构的制造方法，包括：
提供具有开口的接合垫；
进行第一3D打印工艺，以形成导电层，所述导电层至少填充所述开口并与所述接合垫电性连接，所述导电层与所述接合垫形成接合垫结构；
进行第二3D打印工艺，以形成保护层，所述保护层至少覆盖所述接合垫结构的部分表面，其中所述保护层自所述导电层的顶面连续延伸至所述接合垫的表面；以及
将接合打线接合至所述接合垫结构的所述导电层。
11.根据权利要求10所述的打线接合结构的制造方法，其中所述保护层呈环形，且所述接合打线设置于所述保护层的内侧壁所围成的环形区域内的所述导电层上。
12.根据权利要求10所述的打线接合结构的制造方法，其中所述进行第一3D打印工艺包括：
通过3D打印装置的喷头将导电墨水喷至所述接合垫，所述导电墨水至少填充所述接合垫的所述开口，其中所述导电墨水包括导电颗粒、溶剂及分散剂；
进行固化工艺，以使所述导电墨水中的所述溶剂挥发而固化，从而形成所述导电层。
13.根据权利要求12所述的打线接合结构的制造方法，其中所述导电颗粒包括银纳米颗粒、铜纳米颗粒、铜银合金纳米颗粒、金纳米颗粒或其类似物或其组合。
14.根据权利要求10所述的打线接合结构的制造方法，其中所述具有开口的接合垫是包括在失效晶粒中的破损的接合垫，且所述制造方法是用于修补所述失效晶粒。
CN201910265753.8A 2019-04-03 2019-04-03 打线接合结构及其制造方法 Active CN111785699B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910265753.8A CN111785699B (zh) 2019-04-03 2019-04-03 打线接合结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910265753.8A CN111785699B (zh) 2019-04-03 2019-04-03 打线接合结构及其制造方法

Publications (2)

Publication Number Publication Date
CN111785699A CN111785699A (zh) 2020-10-16
CN111785699B true CN111785699B (zh) 2022-05-03

Family

ID=72755216

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910265753.8A Active CN111785699B (zh) 2019-04-03 2019-04-03 打线接合结构及其制造方法

Country Status (1)

Country Link
CN (1) CN111785699B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6677228B1 (en) * 2002-11-07 2004-01-13 Taiwan Semiconductor Manufacturing Company Reinforced aluminum copper bonding pad
CN101034683A (zh) * 2006-03-07 2007-09-12 台湾积体电路制造股份有限公司 集成电路的形成方法及结构
CN102738105A (zh) * 2011-03-29 2012-10-17 精工电子有限公司 半导体装置及其制造方法
CN103367289A (zh) * 2012-04-06 2013-10-23 日月光半导体制造股份有限公司 半导体封装结构

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7939949B2 (en) * 2007-09-27 2011-05-10 Micron Technology, Inc. Semiconductor device with copper wirebond sites and methods of making same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6677228B1 (en) * 2002-11-07 2004-01-13 Taiwan Semiconductor Manufacturing Company Reinforced aluminum copper bonding pad
CN101034683A (zh) * 2006-03-07 2007-09-12 台湾积体电路制造股份有限公司 集成电路的形成方法及结构
CN102738105A (zh) * 2011-03-29 2012-10-17 精工电子有限公司 半导体装置及其制造方法
CN103367289A (zh) * 2012-04-06 2013-10-23 日月光半导体制造股份有限公司 半导体封装结构

Also Published As

Publication number Publication date
CN111785699A (zh) 2020-10-16

Similar Documents

Publication Publication Date Title
US9679864B2 (en) Printed interconnects for semiconductor packages
US10811385B2 (en) Wafer-level system-in-package structure and electronic apparatus thereof
CN210006732U (zh) 芯片封装结构
CN1976014B (zh) 半导体器件及其制造方法
US8129259B2 (en) Manufacturing method of preparing a substrate with forming and removing the check patterns in scribing regions before dicing to form semiconductor device
CN105390455A (zh) 用于晶圆级封装件的互连结构及其形成方法
CN110444482B (zh) 半导体结构及半导体结构形成方法
US11233028B2 (en) Chip packaging method and chip structure
CN110718473B (zh) 封装结构的形成方法
US20200350268A1 (en) Wire bonding structure and method of manufacturing the same
US10886241B1 (en) Semiconductor package structure
CN111785699B (zh) 打线接合结构及其制造方法
CN110534445B (zh) 封装结构的形成方法
US11658138B2 (en) Semiconductor device including uneven contact in passivation layer
US11610857B2 (en) Method of manufacturing circuit structure
KR100728978B1 (ko) 웨이퍼 레벨 패키지의 제조방법
TWI694502B (zh) 打線接合結構及其製造方法
CN115332088A (zh) 一种基于中介层的封装及制作方法
CN110504175B (zh) 封装结构的形成方法
CN111211105A (zh) 重布线层结构及其制造方法
CN110504226B (zh) 封装结构
US11063010B2 (en) Redistribution layer (RDL) structure and method of manufacturing the same
CN111211104B (zh) 线路结构及其制造方法
TWI668829B (zh) 重佈線層結構及其製造方法
CN110718535A (zh) 封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant