CN111771333B - 信号传输电路、开关驱动装置以及功率模块 - Google Patents

信号传输电路、开关驱动装置以及功率模块 Download PDF

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Abstract

滤波电路(80)具有：第一上升延迟电路(82a)，其使第一移位完毕信号的上升定时延迟规定时间并输出；以及第一下降延迟电路(82b)，其使第二移位完毕信号的下降定时延迟规定时间并输出。第一上升延迟电路(82a)构成为，第二上升延迟信号不追随第一电压向下降侧的变动，而追随第一电压向上升侧的变动。第一下降延迟电路(82b)构成为，第二下降延迟信号不追随第一电压向下降侧的变动，而追随第一电压向上升侧的变动。

Description

信号传输电路、开关驱动装置以及功率模块
技术领域
本发明涉及信号传输电路、开关驱动装置以及功率模块。
背景技术
例如在对用于控制向电动机的线圈供电的一对开关元件进行控制的开关驱动装置中，具有：向开关元件输出信号的RS触发器电路；向RS触发器电路的置位端子和复位端子输出电平移位后的信号的信号传输电路；以及对来自脉冲发生器的脉冲信号进行电平移位并输出至信号传输电路的电平移位器(例如，参照专利文献1)。
现有技术文献
专利文献
专利文献1:日本特开2002-314392号公报
发明内容
发明要解决的课题
然而，在以往的开关驱动装置中，有时因施加至开关驱动装置的电压的变动而产生从信号传输电路输出到RS触发器电路的信号的错误信号。
本发明的目的在于提供一种能够抑制由电压变动引起的错误信号的输出的信号传输电路、开关驱动装置以及功率模块。
用于解决课题的手段
解决上述课题的信号传输电路具有：电平移位器，其在第一电压和比所述第一电压低的第二电压之间动作，使第一输入信号和第二输入信号分别进行电平移位，作为第一移位完毕信号和第二移位完毕信号输出；以及滤波电路，其在所述第一电压和所述第二电压之间动作，对所述第一移位完毕信号和所述第二移位完毕信号分别进行滤波处理，所述滤波电路具有：第一上升延迟电路，其使所述第一移位完毕信号的上升定时延迟规定时间并输出；以及第一下降延迟电路，其使所述第二移位完毕信号的下降定时延迟规定时间并输出，所述第一上升延迟电路具有：第一上升延迟非门(NOT)电路，其使所述第一移位完毕信号反相并输出；以及第二上升延迟非门电路，其使所述第一上升延迟非门电路的第一上升延迟信号反相并输出，所述第一下降延迟电路具有：第一下降延迟非门电路，其使所述第二移位完毕信号反相并输出；以及第二下降延迟非门电路，其使所述第一下降延迟非门电路的第一下降延迟信号反相并输出，所述第一上升延迟电路构成为，所述第二上升延迟非门电路的第二上升延迟信号不追随所述第一电压向下降侧的变动，而追随所述第一电压向上升侧的变动，所述第一下降延迟电路构成为，所述第二下降延迟非门电路的第二下降延迟信号不追随所述第一电压向下降侧的变动，而追随所述第一电压向上升侧的变动。
根据该结构，在第一电压下降后再次上升到下降前的第一电压那样的第一电压的变动中，在第一电压下降时，第二上升延迟信号和第二下降延迟信号不追随，在第一电压上升时，第二上升延迟信号和第二下降延迟信号追随。因此，能够抑制第一上升延迟电路的输出信号和第一下降延迟电路的输出信号的错误信号的输出。因此，能够抑制由电压变动引起的信号传输电路的错误信号的输出。
此外，“第二上升延迟信号不追随第一电压向下降侧的变动”是包含如下状态的概念：第二上升延迟信号不追随第一电压向下降侧的变动的状态；以及第二上升延迟信号追随第一电压向下降侧的变动受到抑制的状态。另外，“第二下降延迟信号不追随第一电压向下降侧的变动”是包含如下状态的概念：第二下降延迟信号不追随第一电压向下降侧的变动的状态；以及第二下降延迟信号追随第一电压向下降侧的变动受到抑制的状态。
发明效果
根据上述信号传输电路、开关驱动装置以及功率模块，能够抑制由电压变动引起的错误信号的输出。
附图说明
图1是表示本实施方式的功率模块的电路结构的框图。
图2是RS触发器电路的详细结构图。
图3是电平移位器和滤波电路的结构图。
图4是滤波电路中的上升延迟电路的电路图。
图5是滤波电路中的下降延迟电路的电路图。
图6是关于滤波处理的时序图。
图7是关于上侧输出信号的错误信号的产生形式的说明图。
图8是关于上侧输出信号的错误信号的产生形式的说明图。
图9是关于上侧输出信号的错误信号的产生形式的说明图。
图10是关于上侧输出信号的错误信号的产生形式的说明图。
图11是表示对上升延迟电路和下降延迟电路施加浪涌电压时的信号的推移的时序图。
图12是表示对上升延迟电路和下降延迟电路施加浪涌电压时的信号的推移的时序图。
图13是关于功率模块的应用例的说明图。
图14是关于功率模块的应用例的说明图。
图15是关于功率模块的应用例的说明图。
图16是变形例的电平移位器的结构图。
具体实施方式
以下，参照附图对信号传输电路、开关驱动装置以及功率模块的实施方式进行说明。以下所示的实施方式例示了用于将技术思想具体化的结构和方法，各构成构件的材质、形状、构造、配置、尺寸等并不限定于下述内容。以下的实施方式可以进行各种变更。
在本说明书中，所谓“构件A与构件B连接的状态”，包括构件A与构件B物理上直接连接的情况，以及构件A与构件B经由不影响电连接状态的其他构件间接连接的情况。
同样，所谓“构件C设置在构件A和构件B之间的状态”，包括构件A和构件C、或者构件B和构件C直接连接的情况，以及构件A和构件C、或者构件B和构件C经由不影响电连接状态的其他构件间接连接的情况。
如图1所示，功率模块1具备作为开关元件的一例的上侧开关元件10U和下侧开关元件10L以及驱动上侧开关元件10U和下侧开关元件10L的开关驱动装置2。在一例中，如图1所示，开关驱动装置2由一个芯片形成，具有VCC端子(电源端子)、OUT端子(输出端子)、GND端子、HO端子、LO端子、FOB端子、HIN端子、LIN端子、VB端子以及CIN端子。开关驱动装置2具有上侧开关驱动部20、下侧开关驱动部30以及异常保护部40。功率模块1具有自举电路50和电流检测用电阻61。自举电路50和电流检测用电阻61被设置在开关驱动装置2的外部。电流检测用电阻61的第一端子与下侧开关元件10L电连接，电流检测用电阻61的第二端子接地。此外，开关驱动装置2也可以由多个芯片形成。在一例中，上侧开关驱动部20和下侧开关驱动部30也可以形成为单独的芯片。另外，自举电路50的一部分也可以设置在开关驱动装置2中。在一例中，自举电路50的自举二极管51设置在开关驱动装置2中。
上侧开关元件10U和下侧开关元件10L使用4H-SiC(击穿电场约2.8MV/cm、带隙宽度约3.26eV的宽带隙半导体)。此外，用于上侧开关元件10U和下侧开关元件10L的宽带隙半导体不限于碳化硅(SiC)，也可以是氮化镓(GaN)、氧化镓(Ga2O3)、金刚石等。氮化镓(GaN)其击穿电场约为3MV/cm，带隙宽度约为3.42eV。氧化镓(Ga2O3)其击穿电场约为8MV/cm，带隙宽度约为4.8eV。金刚石其击穿电场约为8MV/cm，带隙宽度约为5.47eV。上侧开关元件10U及下侧开关元件10L的一例是SiCMOSFET(metal-oxide-semiconductor field-effecttransistor，金属氧化物半导体场效应晶体管)。在本实施方式中，上侧开关元件10U及下侧开关元件10L使用N沟道型SiCMSOFET。
上侧开关元件10U和下侧开关元件10L串联连接。详细地说，上侧开关元件10U的源极与下侧开关元件10L的漏极电连接。上侧开关元件10U的漏极与高电压VDC(数百伏)的施加端电连接。下侧开关元件10L的源极与电流检测用电阻61的第一端子电连接。另外，下侧开关元件10L的源极经由CIN端子与异常保护部40电连接。上侧开关元件10U的栅极经由HO端子与上侧开关驱动部20电连接。下侧开关元件10L的栅极经由LO端子与下侧开关驱动部30电连接。
上侧开关驱动部20与HIN端子电连接。HIN端子被从外部的栅极驱动电路(省略图示)施加栅极信号电压。上侧开关驱动部20是用于将该栅极信号电压施加到上侧开关元件10U的栅极的电路。下侧开关驱动部30与LIN端子电连接。LIN端子从外部的栅极驱动电路(省略图示)被施加栅极信号电压。下侧开关驱动部30是用于将该栅极信号电压施加到下侧开关元件10L的栅极的电路。
上侧开关驱动部20从输入侧(HIN端子侧)向输出侧(HO端子侧)依次具有电阻21、施密特触发器22、电平移位器23、控制器24、脉冲发生器25、电平移位器70、滤波电路80、RS触发器电路26以及驱动器27。在上侧开关驱动部20中，将至少包含电平移位器70及滤波电路80的结构设为“信号传输电路”。在本实施方式中，信号传输电路是包括电平移位器70、滤波电路80以及RS触发器电路26的结构。
电阻21将HIN端子下拉到接地端。因此，在HIN端子为开放状态的情况下，作为从栅极驱动电路输入到HIN端子的栅极信号电压的上侧输入信号HIN成为低电平(用于使上侧开关元件10U断开的逻辑电平)，因此上侧开关元件10U不会意外导通。
施密特触发器22将输入到HIN端子的上侧输入信号HIN传输给电平移位器23。此外，施密特触发器22的阈值电压被赋予规定的滞后。通过这样的结构，能够提高抗噪性。
电平移位器23使施密特触发器22的输出信号电平移位为适用于输入到控制器24的电压电平(VCC-GND)并输出。
控制器24基于从异常保护部40输入的异常信号、从FOB端子输入的外部异常信号，控制是否将电平移位器23的输出信号传输给脉冲发生器25(进而控制可否驱动上侧开关元件10U)。
脉冲发生器25基于控制器24的输出信号，生成作为第一输入信号的一例的导通信号SON(在电平移位器70中为后述的晶体管71的栅极信号)、以及作为第二输入信号的一例的截止信号SOFF(在电平移位器70中为后述的晶体管72的栅极信号)的各脉冲信号。详细地说，脉冲发生器25以控制器24的输出信号的上升沿为触发，使导通信号SON仅在规定的导通期间TON1为高电平，以控制器24的输出信号的下降沿为触发，使截止信号SOFF仅在规定的导通期间TON2为高电平。此外，控制器24的输出信号(与上侧输入信号HIN对应的信号)、导通期间TON1以及导通期间TON2被设定为导通信号SON和截止信号SOFF双方不会同时成为高电平。即，在功率模块1正常动作时，至少在导通信号SON和截止信号SOFF的一个为高电平时，另一个为低电平。
电平移位器70是如下的电路：在包含滤波电路80、RS触发器电路26以及驱动器27的高电位模块与包含脉冲发生器25的低电位模块之间，从低电位模块向高电位模块使信号电平移位并传输。详细地说，电平移位器70被从属于低电位模块的脉冲发生器25输入作为第一输入信号的一例的导通信号SON和作为第二输入信号的一例的截止信号SOFF的各脉冲信号。电平移位器70分别对这些信号进行电平移位，作为第一移位完毕信号和第二移位完毕信号输出到滤波电路80。此外，高电位模块在作为施加到VB端子的第一电压的一例的升压电压VB与作为施加到OUT端子的第二电压的一例的开关电压VS之间动作。
滤波电路80是对从电平移位器70输入的第一移位完毕信号和第二移位完毕信号进行滤波处理，并输出到RS触发器电路26的电路。
RS触发器电路26具有置位端子(S端子)、复位端子(R端子)以及输出端子(Q端子)，其中，置位端子(S端子)被输入由滤波电路80进行了滤波处理而得的第一移位完毕信号来作为置位信号SSET，复位端子(R端子)被输入由滤波电路80进行了滤波处理而得的第二移位完毕信号来作为复位信号SRESET，输出端子(Q端子)输出输出信号SQ。RS触发器电路26以置位信号SSET的下降沿为触发，将输出信号SQ置位为高电平，以复位信号SRESET的下降沿为触发，将输出信号SQ置位为低电平。
此外，置位信号SSET和复位信号SRESET都从电平移位器70输入。另外，如图2所示，RS触发器电路26具有2个NAND电路26a、26b和非门电路26c。关于RS触发器电路26的形式，可以是如图2的上段所示的复位优先型，也可以是如图2的下段所示的置位优先型。
如图1所示，驱动器27生成作为与RS触发器电路26的输出信号对应的信号的上侧输出信号HO，并向上侧开关元件10U的栅极输出上侧输出信号HO。此外，上侧输出信号HO的高电平为升压电压VB，低电平为开关电压VS。
下侧开关驱动部30从输入侧(LIN端子侧)向输出侧(LO端子侧)依次具有电阻31、施密特触发器32、电平移位器33、延迟电路34以及驱动器35。在本实施方式中，上侧开关驱动部20的控制器24设置在电平移位器33与延迟电路34之间。此外，下侧开关驱动部30的控制器也可以与上侧开关驱动部20的控制器24分开设置。在该情况下，下侧开关驱动部30的控制器也可以设置在延迟电路34与驱动器35之间，在由于不经由延迟电路34而发生了异常的情况下，能够迅速地断开下侧开关元件10L。
电阻31将LIN端子下拉到接地端。因此，在LIN端子为开放状态的情况下，作为来自栅极驱动电路的栅极信号电压的下侧输入信号LIN成为低电平(用于使下侧开关元件10L断开的逻辑电平)，因此下侧开关元件10L不会被意外导通。
施密特触发器32将输入到LIN端子的下侧输入信号LIN传输给电平移位器33。此外，施密特触发器32的阈值电压被赋予规定的滞后。通过这样的结构，能够提高抗噪性。
电平移位器33使施密特触发器32的输出信号电平移位为适用于输入到控制器24的电压电平(VCC-GND)并输出。
控制器24基于从异常保护部40输入的异常信号、从FOB端子输入的外部异常信号，控制是否将延迟电路34的输出信号传输给驱动器35(进而控制可否驱动下侧开关元件10L)。
延迟电路34对控制器24的输出信号提供规定的延迟(相当于由上侧开关驱动部20的脉冲发生器25、电平移位器70以及RS触发器电路26产生的电路延迟)，并传输到驱动器35。
驱动器35根据由延迟电路34加以延迟的控制器24的输出信号，向下侧开关元件10L的栅极输出下侧输出信号LO。此外，下侧输出信号LO的高电平为电源电压VCC，低电平为接地电压VGND。
异常保护部40具有温度保护电路(TSD[Thermal Shut Down，热关断]电路)41、降压保护电路42、低通滤波电路43、电流限制电路44、电源短路保护电路45、异常信号生成电路46、晶体管47、施密特触发器48以及电平移位器49。
当功率模块1的结温超过规定的阈值温度时，温度保护电路41将温度保护信号从正常时的逻辑电平(例如低电平)切换为异常时的逻辑电平(例如高电平)。
当电源电压VCC低于规定的阈值电压时，降压保护电路42将降压保护信号从正常时的逻辑电平(例如低电平)切换到异常时的逻辑电平(例如高电平)。
低通滤波电路43与检测端子CIN电连接。低通滤波电路43将检测电压CIN分别输出到电流限制电路44和电源短路保护电路45。
当检测电压CIN超过第一阈值时，电流限制电路44将电流限制信号从正常时的逻辑电平(例如低电平)切换为异常时的逻辑电平(例如高电平)。
当检测电压CIN超过第二阈值时，电源短路保护电路45将电源短路保护信号从正常时的逻辑电平(例如低电平)切换为异常时的逻辑电平(例如高电平)。此外，第二阈值的一例是比第一阈值高的电压值。
异常信号生成电路46分别监视从温度保护电路41输入的温度保护信号、从降压保护电路42输入的降压保护信号、从电流限制电路44输入的电流限制信号、从电源短路保护电路45输入的电源短路保护信号以及从FOB端子输入的外部异常信号。异常信号生成电路46在电流限制电路44发生了异常时，将第一异常信号从正常时的逻辑电平(例如低电平)切换为异常时的逻辑电平(例如高电平)。在温度保护电路41、降压保护电路42和电源短路保护电路45中的任意一个发生了异常时，或者当输入了外部异常信号时，将第二异常信号从正常时的逻辑电平(例如低电平)切换为异常时的逻辑电平(例如高电平)。异常信号生成电路46将第一异常信号和第二异常信号输出到控制器24。
然后，控制器24在被输入了第一异常信号时，例如限制流过上侧开关元件10U和下侧开关元件10L中的至少一个的电流。控制器24在被输入了第二异常信号时，使上侧开关元件10U和下侧开关元件10L都断开。此外，异常信号生成电路46在被输入了电流限制信号的情况下，将第一异常信号切换为异常时的逻辑电平，在被输入了温度保护信号、降压保护信号、电源短路保护信号以及外部异常信号的情况下，将第二异常信号切换为异常时的逻辑电平。
晶体管47形成用于从FOB端子输出外部异常信号的漏极开路输出级。在功率模块1未发生异常的情况下，晶体管47通过异常信号生成电路46而截止，外部异常信号成为高电平。另一方面，在功率模块1发生了异常的情况下，晶体管47通过异常信号生成电路46而导通，外部异常信号成为低电平。
施密特触发器48将输入到FOB端子的外部异常信号(例如，从其他功率模块1的FOB端子输出的外部异常信号)传输给电平移位器49。此外，施密特触发器48的阈值电压被赋予规定的滞后。通过这样的结构，能够提高抗噪性。
电平移位器49使施密特触发器48的输出信号电平移位为适用于输入到控制器24的电压电平(VCC-GND)并输出。
自举电路50具有：阳极经由电阻53与电源电压VCC的施加端连接的自举二极管51；以及设置在自举二极管51的阴极与上侧开关元件10U的源极之间的自举电容器52。自举电容器52与VB端子和OUT端子电连接。
自举电路50在自举二极管51和自举电容器52的连接节点(VB端子)生成升压电压VB(包含驱动器27等的高电位模块的驱动电压)。电阻53限制从外部电源经由VCC端子提供给自举二极管51的电流。由此，向自举电容器52的充电电流受到限制。
当通过断开上侧开关元件10U并导通下侧开关元件10L而使OUT端子上出现的开关电压VS为低电平(GND)时，电流从电源电压VCC的施加端以经由自举二极管51、自举电容器52以及下侧开关元件10L的路径流动。因此，设置在VB端子与OUT端子之间的自举电容器52被充电。此时，VB端子上出现的升压电压VB(即，自举电容器52的充电电压)成为从电源电压VCC减去自举二极管51的正向压降Vf后的电压值(VCC-Vf)。
另一方面，在自举电容器52被充电的状态下，通过导通上侧开关元件10U并断开下侧开关元件10L，开关电压VS从低电平(GND)上升到高电平(HV)。升压电压VB被提高到比开关电压VS的高电平(HV)高出自举电容器52的充电电压量(VCC-Vf)的电压值(＝HV+VCC-Vf)。因此，通过将这样的升压电压VB作为高电位模块(RS触发器电路26和驱动器27)、电平移位器70的驱动电压，能够进行作为上侧开关元件10U的开关动作的导通断开控制(特别是导通控制)。
接着，参照图3说明电平移位器70和滤波电路80的结构。
电平移位器70具有晶体管71、晶体管72、电阻73以及电阻74。各晶体管71、72是N型的DMOSFET(Double-Diffused MOSFET，双扩散金属氧化物半导体场效应晶体管)。
各晶体管71、72的源极和背栅都与接地端GND连接。晶体管71的漏极与滤波电路80的两个输入端(非门电路81a和非门电路81c)连接，另一方面还经由电阻73与VB端子连接。晶体管72的漏极与滤波电路的两个输入端(非门电路81b和非门电路81d)连接，另一方面还经由电阻74与VB端子连接。此外，晶体管71、72都设计成比形成低电位模块的晶体管高耐压(例如600V耐压)。
另外，从脉冲发生器25向晶体管71的栅极输入导通信号SON。另外，从脉冲发生器25向晶体管72的栅极输入截止信号SOFF。
这样，电平移位器70在VB端子(可视为升压电压VB的电源)与接地端GND之间相互并联地设置第一串联电路和第二串联电路，所述第一串联电路是将根据导通信号SON而导通截止的晶体管71与电阻73串联连接而成的，所述第二串联电路是将根据截止信号SOFF而导通截止的晶体管72与电阻74串联连接而成的。
并且，电平移位器70将第一串联电路上的比电阻73更靠近接地端GND的一侧(图3所示的点A1和点A2)的电压作为使导通信号SON电平移位而生成的信号SA(第一移位完毕信号)，输出到滤波电路80(非门电路81a和非门电路81c)。另外，电平移位器70将第二串联电路上的比电阻74更靠近接地端GND的一侧(图3所示的点B1和点B2)的电压作为使截止信号SOFF电平移位而得的信号SB(第二移位完毕信号)，输出到滤波电路80(非门电路81b和非门电路81d)。此外，点A1和点A2可以相同，点B1和点B2可以相同。
滤波电路80具有非门电路81a～81d、第一上升延迟电路82a、第一下降延迟电路82b、第二下降延迟电路82c、第二上升延迟电路82d、作为第一逻辑电路的一例的NAND电路83a、作为第二逻辑电路的一例的NAND电路83b以及非门电路84a、84b。
从电平移位器70向非门电路81a输入作为第一移位完毕信号的信号SA。从电平移位器70向非门电路81b输入作为第二移位完毕信号的信号SB。从电平移位器70向非门电路81c输入作为第一移位完毕信号的信号SA。非门电路81d被输入作为第二移位完毕信号的信号SB。另外，非门电路81a的输出端经由第一上升延迟电路82a与NAND电路83a的一个输入端连接，非门电路81b的输出端依次经由第一下降延迟电路82b和非门电路84a与NAND电路83a的另一个输入端连接。另外，非门电路81c的输出端依次经由第二下降延迟电路82c和非门电路84b与NAND电路83b的一个输入端连接，非门电路81d的输出端经由第二上升延迟电路82d与NAND电路83b的另一个输入端连接。
NAND电路83a基于第一上升延迟电路82a的输出信号和非门电路84a的输出信号生成输出信号。NAND电路83a的输出信号作为RS触发器电路26的置位信号SSET被输出到RS触发器电路26的置位端子(S端子)。另外，NAND电路83b基于第二上升延迟电路82d的输出信号和非门电路84b的输出信号生成输出信号。NAND电路83b的输出信号作为RS触发器电路26的复位信号SRESET被输出到RS触发器电路26的复位端子(R端子)。
第一上升延迟电路82a对从前级侧输入的脉冲信号(第一移位完毕信号)实施使上升的定时延迟预先设定的时间(规定时间)的上升延迟处理，并作为信号SAA输出到后级侧。第一下降延迟电路82b对从前级侧输入的脉冲信号实施使下降的定时延迟预先设定的时间(规定时间)的下降延迟处理，并作为信号SBB输出到后级侧。此外，信号SAA被用作RS触发器电路26的置位侧的主信号，信号SBB被用作置位侧的屏蔽信号(屏蔽错误脉冲的信号)。
这里，“上升延迟处理”是针对作为处理对象的脉冲信号，使各脉冲的开始的定时延迟的处理(脉冲开始延迟处理)的一例。通过使开始的定时延迟，该脉冲的宽度相应地减少。另外，“下降延迟处理”是针对作为处理对象的脉冲信号，使各脉冲的结束的定时延迟的处理(脉冲结束延迟处理)的一例。通过使结束的定时延迟，该脉冲的宽度相应地增大。
第二下降延迟电路82c对从前级侧输入的脉冲信号实施使下降的定时延迟预先设定的时间(规定时间)的下降延迟处理，并作为信号SAB输出到后级侧。第二上升延迟电路82d对从前级侧输入的脉冲信号实施使上升的定时延迟预先设定的时间(规定时间)的上升延迟处理，并作为信号SBA输出到后级侧。此外，信号SAB被用作RS触发器电路26的复位侧的主信号，信号SBA被用作复位侧的屏蔽信号。
从第一下降延迟电路82c向非门电路84a输入作为置位侧的屏蔽信号的信号SBB。从第二下降延迟电路82d向非门电路84b输入作为置位侧的主信号的信号SAB。另外，非门电路84a的输出端与NAND电路83a的另一个输入端连接，非门电路84b的输出端与NAND电路83b的一个输入端连接。
根据上述结构的滤波电路80，作为滤波处理，进行将从电平移位器70输入的信号SA和信号SB的脉冲中在时期上相互大致重复的脉冲视为错误脉冲而消除的处理。
图4示出了第一上升延迟电路82a的详细的电路结构。此外，第二上升延迟电路82d的电路结构也与图4的电路结构相同。
第一上升延迟电路82a具有：作为第一上升延迟非门电路的一例的非门电路91；作为第二上升延迟非门电路的一例的非门电路92；作为开关的一例的晶体管93；第一二极管94；NAND电路96；以及施密特触发器97。从前级侧对第一上升延迟电路82a输入作为脉冲信号的输入信号I。第一上升延迟电路82a输出输出信号Y。非门电路91、非门电路92、晶体管93、第一二极管94、NAND电路96以及施密特触发器97分别设置在经由VB端子被施加升压电压VB的第一电源配线98与经由VS端子被施加开关电压VS的第二电源配线99之间。在第一电源配线98与第二电源配线99之间，非门电路91、非门电路92、NAND电路96以及施密特触发器97彼此并联连接。这样，第一电源配线98向第一上升延迟电路82a施加升压电压VB。
非门电路91使第一移位完毕信号反相，并作为第一上升延迟信号输出到非门电路92。非门电路91具有晶体管91a和晶体管91b。晶体管91a和晶体管91b彼此串联连接。晶体管91a的一例是P沟道型MOSFET，晶体管91b的一例是N沟道型MOSFET。晶体管91a的源极与第一电源配线98连接，晶体管91a的漏极与晶体管91b的漏极连接，晶体管91a的背栅与晶体管91a的源极连接。晶体管91b的源极与第二电源配线99连接，晶体管91b的背栅与晶体管91b的源极连接。晶体管91a的栅极和晶体管91b的栅极相互连接，并连接至被输入输入信号I的输入端子PI。
非门电路92将来自非门电路91的第一上升延迟信号反相，并作为第二上升延迟信号输出至施密特触发器97。非门电路92具有晶体管92a、晶体管92b、第一电阻92c以及晶体管92e。非门电路92通过第一中间配线92d向施密特触发器97输出第二上升延迟信号。晶体管92a和晶体管92b彼此串联连接。第一电阻92c设置在晶体管92a和晶体管92b之间。晶体管92a的一例是P沟道型MOSFET，晶体管92b的一例是N沟道型MOSFET。晶体管92a的源极与第一电源配线98连接，晶体管92a的漏极经由第一电阻92c与晶体管92b的漏极连接，晶体管92a的背栅与晶体管92a的源极连接。晶体管92b的源极与第二电源配线99连接，晶体管92b的背栅与晶体管92b的源极连接。晶体管92a的栅极和晶体管92b的栅极相互连接，通过非门电路91的晶体管91a的漏极和晶体管91b的漏极之间的节点NA1连接。第一中间配线92d通过第一电阻92c和晶体管92b的漏极之间的节点NA2连接。晶体管92e设置在第一中间配线92d与第二电源配线99之间。晶体管92e是N沟道型MOSFET。晶体管92e的栅极与第一中间配线92d连接，漏极和源极与第二电源配线99连接，作为MOS电容器发挥作用。在以下的说明中，有时将晶体管92e设为“第一电容器92e”。
施密特触发器97具有六个晶体管97a～97f。晶体管97a、97e是P沟道型MOSFET，晶体管97b～97d、97f是N沟道型MOSFET。上述第一中间配线92d与晶体管97a、97b、97c的栅极连接。晶体管97a的源极与第一电源配线98连接，晶体管97a的漏极与晶体管97b的漏极连接，晶体管97b的源极与晶体管97c的漏极连接，晶体管97c的源极与第二电源配线99连接。晶体管97a的背栅与晶体管97a的源极连接。晶体管97b、97c的背栅与晶体管97c的源极连接。晶体管97d的漏极连接到晶体管97b的源极和晶体管97c的漏极所连接的节点NA6，晶体管97d的源极连接到第二电源配线99。
在晶体管97a的漏极和晶体管97b的漏极所连接的节点NA4处，连接有晶体管97e的栅极和晶体管97f的栅极。晶体管97e的源极与第一电源配线98连接，晶体管97e的漏极与晶体管97f的漏极连接，晶体管97e的背栅与晶体管97e的源极连接。晶体管97f的源极与第二电源配线99连接，晶体管97f的背栅与晶体管97f的源极连接。晶体管97e的漏极与晶体管97f的漏极所连接的节点NA5连接至晶体管97d的栅极。
根据晶体管97a、97b、97c、97d各自的导通电阻来设定施密特触发器97的两个阈值。此外，晶体管97a、97b、97c、97d各自的导通电阻通过适当设定晶体管97a、97b、97c、97d各自的沟道宽度、沟道长度来决定。
晶体管93和晶体管94设置在第一电源配线98与第一中间配线92d之间。晶体管93和晶体管94彼此串联连接。晶体管93的一例是P沟道型MOSFET。晶体管94的一例是P沟道型MOSFET。晶体管93的源极与第一电源配线98连接，晶体管93的漏极与晶体管94的源极连接，晶体管93的背栅与晶体管93的源极连接。晶体管94的源极与第一中间配线92d连接，晶体管94的栅极及背栅与晶体管94的源极连接。该晶体管94进行二极管连接，并作为阳极与晶体管93连接、阴极与第一中间配线92d连接的二极管来发挥作用。在以下的说明中，有时将晶体管94设为“第一二极管94”。
NAND电路96具有4个晶体管96a～96d。与第一电源配线98连接的2个晶体管96a、96b是P沟道型MOSFET，彼此并联连接。晶体管96c和晶体管96d是N沟道型MOSFET，彼此串联连接。输入信号I被提供给晶体管96a、96c的栅极，输出信号Y被提供给晶体管96b、96d的栅极。晶体管96a、96b的源极与第一电源配线98连接，晶体管96a、96b的漏极与晶体管96c的漏极连接。晶体管96a的背栅与晶体管96a的源极连接。晶体管96b的背栅与晶体管96b的源极连接。晶体管96c的源极与晶体管96d的漏极连接，晶体管96d的源极与第二电源配线99连接。晶体管96c、96d的背栅与晶体管96d的源极连接。晶体管96a、96b的漏极与晶体管96c的漏极之间的节点NA3连接至晶体管93的栅极。
NAND电路96基于输入信号I和输出信号Y使晶体管93工作。详细地说，NAND电路96在输入信号I和输出信号Y都为高电平时使晶体管93导通，在输入信号I和输出信号Y中的至少一方为低电平时使晶体管93截止。换言之，NAND电路96在从输出信号Y成为高电平起到输入信号I成为低电平的期间，晶体管93导通。
图5示出了第一下降延迟电路82b的详细的电路结构。此外，第二下降延迟电路82c的电路结构也与图5的电路结构相同。
第一下降延迟电路82b具有：作为第一下降延迟非门电路的一例的非门电路101；作为第二下降延迟非门电路的一例的非门电路102；第二二极管103；放电用电阻104；以及施密特触发器106。在第一电源配线98与第二电源配线99之间，非门电路101、非门电路102以及施密特触发器106彼此并联连接。这样，第一电源配线98对第一下降延迟电路82b施加升压电压VB。
非门电路101使第二移位完毕信号反相，并作为第一下降延迟信号输出到非门电路102。非门电路101具有晶体管101a和101b。晶体管101a的一例是P沟道型MOSFET，晶体管101b的一例是N沟道型MOSFET。晶体管101a的源极与第一电源配线98连接，晶体管101a的漏极与晶体管101b的漏极连接，晶体管101a的栅极与晶体管101b的栅极连接，晶体管101a的背栅与晶体管101a的源极连接。晶体管101b的源极与第二电源配线99连接，晶体管101b的背栅与晶体管101b的源极连接。
非门电路102使第一下降延迟信号反相，并作为第二下降延迟信号输出到施密特触发器106。非门电路102具有晶体管102a、晶体管102b、第二电阻102c以及晶体管102e。晶体管102a的一例是P沟道型MOSFET，晶体管102b的一例是N沟道型MOSFET。晶体管102a的源极与第一电源配线98连接，晶体管102a的漏极与晶体管102b的漏极电连接，晶体管102a的栅极与晶体管102b的栅极连接，晶体管102a的背栅与晶体管102a的源极连接。晶体管102b的源极与第二电源配线99连接，晶体管102b的背栅与晶体管102b的源极连接。晶体管102a的栅极和晶体管102b的栅极通过非门电路101的晶体管101a的漏极和晶体管101b的漏极所连接的节点NB1连接。第二电阻102c设置在晶体管102a和晶体管102b之间。晶体管102e设置在第二中间配线102d与第二电源配线99之间。晶体管102e是N沟道型MOSFET。晶体管102e的栅极与第二中间配线102d连接，漏极及源极与第二电源配线99连接，由此作为MOS电容器发挥功能。在以下的说明中，有时将晶体管102e设为“第二电容器102e”。
晶体管103和放电用电阻104设置在非门电路102的晶体管102a和102b之间。更详细地说，晶体管103和放电用电阻104设置在非门电路102的晶体管102a与第二电阻102c之间。晶体管103的一例是P沟道型MOSFET。晶体管103的源极与晶体管102a的漏极连接，晶体管103的漏极与第二电阻102c连接。另外，晶体管103的栅极和背栅与晶体管103的漏极连接。因此，该晶体管103进行二极管连接，并作为阳极与晶体管102a连接、阴极连接至与第二电阻102c之间的节点NB2的二极管发挥作用。在以下的说明中，有时将晶体管103设为“第二二极管103”。放电用电阻104与第二二极管103并联连接。放电用电阻104的第一端子与第二二极管103的阳极连接，放电用电阻104的第二端子与第二二极管103的阴极连接。放电用电阻104的电阻值与第二电阻102c的电阻值互不相同。在一例中，放电用电阻104的电阻值小于第二电阻102c的电阻值。此外，放电用电阻104和第二电阻102c的电阻值可以任意变更。
连接第二二极管103的阴极和第二电阻102c的节点NB2与第二中间配线102d连接。第二中间配线102d与施密特触发器106连接。由此，非门电路102的输出信号被输出到施密特触发器106。
施密特触发器106具有六个晶体管106a～106f。晶体管106a、106e是P沟道型MOSFET，晶体管106b～106d、106f是N沟道型MOSFET。上述第二中间配线102d与晶体管106a、106b、106c的栅极连接。晶体管106a的源极与第一电源配线98连接，晶体管106a的漏极与晶体管106b的漏极连接，晶体管106b的源极与晶体管106c的漏极连接，晶体管106c的源极与第二电源配线99连接。晶体管106a的背栅与晶体管106a的源极连接。晶体管106b、106c的背栅与晶体管106c的源极连接。晶体管106c与晶体管106d并联连接。晶体管106d的漏极连接至晶体管106b的源极和晶体管106c的漏极所连接的节点NB5，晶体管106c的源极与第二电源配线99连接。
晶体管106a的漏极和晶体管106b的漏极所连接的节点NB3连接至晶体管106e、106f的栅极。晶体管106e的源极与第一电源配线98连接，晶体管106e的漏极与晶体管106f的漏极连接，晶体管106f的源极与第二电源配线99连接。晶体管106e的背栅与晶体管106e的源极连接，晶体管106f的背栅与晶体管106f的源极连接。晶体管106e的漏极和晶体管106f的漏极所连接的节点NB4连接至晶体管106d的栅极。
根据晶体管106a、106b、106c、106d各自的导通电阻来设定施密特触发器97的两个阈值。此外，晶体管106a、106b、106c、106d各自的导通电阻通过适当设定晶体管106a、106b、106c、106d各自的沟道宽度、沟道长度来决定。
(滤波电路80的动作)
接着，对第一上升延迟电路82a的动作进行说明。
在图4所示的第一上升延迟电路82a中，在低电平(开关电压VS电平)的输入信号I被输入到第一上升延迟电路82a的情况下，非门电路91的晶体管91a导通，晶体管91b截止，因此节点NA1的电位成为高电平。非门电路92的晶体管92a截止，晶体管92b导通，因此节点NA2的电位成为低电平。由此，低电平的第二上升延迟信号经由第一中间配线92d被输入到施密特触发器97。由此，施密特触发器97的晶体管97a导通，晶体管97b、97c分别截止，因此电流流过晶体管97a，节点NA4的电位上升。即，高电平的第三上升延迟信号被输入到晶体管97e、97f的栅极。由此，晶体管97e截止，晶体管97f导通，节点NA5的电位成为低电平。因此，输出信号Y成为低电平。
在NAND电路96中，根据低电平的输入信号I，NAND电路96的晶体管96a导通，晶体管96c截止，根据低电平的输出信号Y，晶体管96b导通，晶体管96d截止，因此电流流过晶体管96a、96b。由此，NAND电路96的晶体管96b的漏极和晶体管96c的漏极所连接的节点NA3的电位变高，使晶体管93截止。由此，电流没有经由晶体管93和第一二极管94流入第一中间配线92d。因此，第一中间配线92d的电位维持低电平。
另一方面，在高电平的输入信号I被输入到上升延迟电路82a的情况下，非门电路91的晶体管91a截止，晶体管91b导通，因此节点NA1的电位成为低电平。根据该节点NA1的电位，非门电路92的晶体管92a导通，晶体管92b截止。电荷经由导通的晶体管92a和第一电阻92c积蓄在第一电容器92e中，根据第一电阻92c和第一电容器92e的时间常数，第一中间配线92d的电位上升。当第一中间配线92d的电位超过施密特触发器97的阈值电压时，晶体管97a截止，晶体管97b、97c导通，节点NA4的电位成为低电平。根据节点NA4的电位，晶体管97e导通，晶体管97f截止，因此电流流过晶体管97e，输出信号Y成为高电平。
在NAND电路96中，根据高电平的输入信号I，晶体管96a截止，晶体管96c导通。然后，根据高电平的输出信号Y，晶体管96b截止，晶体管96d导通。由于串联连接的晶体管96c、96d导通，所以节点NA3的电位成为低电平。因此，晶体管93导通。
当输入信号I从低电平变为高电平时，通过流经非门电路92的晶体管92a和第一电阻92c的电流使第一电容器92e充电，并且第一中间配线92d的电位根据第一电阻92c和第一电容器92e的时间常数而升高。然后，当第一中间配线92d的电压超过施密特触发器97的阈值电压时，晶体管97a截止，晶体管97b、97c导通。进而，晶体管97e导通，晶体管97f截止，由此输出信号Y成为高电平。
当输入信号I从高电平变为低电平时，第一电容器92e的电荷通过非门电路92的晶体管92b而对第二电源配线99放电，并且第一中间配线92d的电位迅速变为低电平。然后，在第一中间配线92d的电位变为施密特触发器97的阈值电压以下时，晶体管97a导通，晶体管97b、97c截止。进而，晶体管97e截止，晶体管97f导通，由此输出信号Y成为低电平。
这样，通过延迟晶体管97a～97c的动作定时，相对于输入信号I从低电平变为高电平的定时而言，输出信号Y从低电平变为高电平的定时、即输出信号Y的上升延迟。
接着，对第一下降延迟电路82b的动作进行说明。
在图5所示的第一下降延迟电路82b中，在低电平的输入信号I被输入到下降延迟电路82b的情况下，非门电路101的晶体管101a导通，晶体管101b截止，因此节点NB1成为高电平。根据该节点NB1的电位，非门电路102的晶体管102a截止，晶体管102b导通，节点NB2的电位成为低电平。即，低电平的第二下降延迟信号经由第二中间配线102d被输入到施密特触发器106。由此，与第二中间配线102d连接的施密特触发器106的晶体管106a导通，晶体管106b、106c截止，电流流过晶体管106a，节点NB3的电位上升。因此，栅极与节点NB3连接的晶体管106e截止，晶体管106f导通，由此输出信号Y成为低电平。
另一方面，在高电平的输入信号I被输入到下降延迟电路82b的情况下，非门电路101的晶体管101a截止，晶体管101b导通，因此节点NB1的电位成为低电平。根据该节点NB1的电位，非门电路102的晶体管102a导通，晶体管102b截止，由此电荷经由晶体管102a和第二二极管103积蓄在第二电容器102e中，节点NB2的电位上升。即，高电平的第二下降延迟信号经由第二中间配线102d被输入到施密特触发器106。由此，栅极与第二中间配线102d连接的晶体管106a截止，晶体管106b、106c导通，由此，节点NB3的电位成为低电平。因此，输出信号Y成为高电平。
当输入信号I从低电平变为高电平时，通过非门电路102的晶体管102a和第二二极管103，第二中间配线102d的电位迅速上升。由此，当第二中间配线102d的电压超过施密特触发器106的阈值电压时，晶体管106a截止，晶体管106b、106c导通。其结果，输出信号Y从低电平变为高电平。
当输入信号I从高电平变为低电平时，非门电路102的晶体管102a截止，晶体管102b导通。第二电容器102e的电荷经由该导通的晶体管102b和第二电阻102c而放电到第二电源配线99。此时，第二中间配线102d的电位根据基于第二电阻102c和第二电容器102e的时间常数下降。然后，在第二中间配线102d的电压成为施密特触发器106的阈值电压以下时，晶体管106a导通，晶体管106b、106c截止。其结果，输出信号Y从高电平变为低电平。
这样，通过延迟晶体管106a～106c的动作定时，相对于输入信号I从高电平变化为低电平的定时而言，输出信号Y从高电平变化为低电平的定时、即输出信号Y的下降延迟。
(滤波处理)
图6示出了在进行由滤波电路80执行的滤波处理的情况下的各信号的时序图的示例。在图6中，在信号SA以及信号SB中，根据导通信号SON以及截止信号SOFF而产生正确脉冲(正规的脉冲)P1以及P2，但除此以外，为产生错误脉冲P3～P6的状况。
如图6所示，关于置位侧的主信号SAA(对信号SA实施了上升延迟处理的信号)，在置位侧的屏蔽信号SBB(对信号SB实施了下降延迟处理的信号)的脉冲期间(图6的阴影所示的期间)，脉冲被消除。其结果，在置位信号SSET中没有产生基于错误脉冲P3和P4的脉冲。另外，关于复位侧的主信号SBA(对信号SB实施了上升延迟处理的信号)，在复位侧的屏蔽信号SAB(对信号SA实施了下降延迟处理的信号)的脉冲期间(图6的阴影所示的期间)，脉冲被消除。其结果，在复位信号SRESET中没有产生基于错误脉冲P5和P6的脉冲。
根据滤波电路80，进行这样的滤波处理，能够避免如上所述的由错误脉冲引起的上侧输出信号HO的错误信号的产生。另外，对主信号(信号SAA和信号SBA)实施上升延迟处理，对屏蔽信号(信号SBB和信号SAB)实施下降延迟处理。因此，即使主信号中的错误脉冲的期间从屏蔽信号的脉冲的期间脱离，只要该脱离的程度收敛于通过各延迟处理得到的富余量(根据延迟时间决定)中，就能够消除该错误脉冲。由此，能够更适当地(更可靠地)进行滤波处理。
(关于错误信号的产生形式)
如到目前为止所说明的那样，根据功率模块1，设置有滤波电路80，能够避免由移位完毕信号的脉冲引起的上侧输出信号HO的错误信号的产生。
这里，关于假定未设置有滤波电路80情况下的上侧输出信号HO的错误信号的产生形式的若干例子，例示了图7～图10的各时序图并进行说明。此外，这些时序图都是关于下侧输入信号LIN、上侧输入信号HIN、升压电压VB、开关电压VS、置位信号SSET、复位信号SRESET、RS触发器电路26的输出信号SQ以及上侧输出信号HO的时序图。
图7例示了在上侧开关驱动部20导通时产生高的dVS/dt(>0)的电压变化时的时序图。如图7所示，当升压电压VB随开关电压VS的变化而急剧变化时，由于对晶体管71和晶体管72的寄生电容的充电，置位信号SSET和复位信号SRESET的上升延迟。该延迟的程度根据寄生电容的差异而不同。另外，由于电阻73和电阻74的变动，上升的延迟程度有时也不同。
由于这样的延迟程度的差异，置位信号SSET达到FF阈值(RS触发器电路26识别信号变化的电压的阈值)的定时和复位信号SRESET达到FF阈值的定时产生偏差。如图7所示，当置位信号SSET达到FF阈值时，如图7的粗线所示，上侧输出信号HO保持高电平是正规的，但下降到低电平。这样，就会产生上侧输出信号HO的错误信号。
图8例示了在上侧开关驱动部20的再生时，产生高的dVS/dt(>0)的电压变化时的时序图。如图8所示，当升压电压VB随着开关电压VS的变化而急剧变化时，与图7的情况相同，置位信号SSET达到FF阈值的定时与复位信号SRESET达到FF阈值的定时产生偏差。
如图8所示，当复位信号SRESET达到FF阈值时，如图8的粗线所示，上侧输出信号HO保持为低电平是正规的，但变化为高电平。这样，就会产生上侧输出信号HO的错误信号。此外，如果在上侧输出信号HO变化为高电平之后，下侧输入信号LIN变为高电平，则有可能由于上下臂的短路而使功率模块损坏。
图9例示了产生dVS/dt(<0)的电压变化时(特别是着眼于寄生电容的差异的情况)的时序图。如图9所示，当升压电压VB随着开关电压VS的变化而急剧变化并下冲到负电压时，对晶体管71和晶体管72的体二极管施加正向偏压，之后，在施加反向偏压时从VB端子流过反向恢复电流。
此时，置位信号SSET和复位信号SRESET的上升因对晶体管71和晶体管72的寄生电容的充电而延迟。该延迟的程度根据寄生电容的差异而不同。另外，由于电阻73和电阻74的变动，上升的延迟程度有时也不同。
由于这样的延迟程度的差异，置位信号SSET达到FF阈值的定时和复位信号SRESET达到FF阈值的定时产生偏差。如图9所示，当复位信号SRESET达到FF阈值时，如图9的粗线所示，上侧输出信号HO保持为低电平是正规的，但变化为高电平。这样，就会产生上侧输出信号HO的错误信号。
图10例示了产生dVS/dt(<0)的电压变化时(特别是着眼于寄生二极管的影响的情况)的时序图。如图10所示，当升压电压VB随着开关电压VS的变化而急剧变化并下冲到负电压时，对晶体管71和晶体管72的体二极管施加正向偏压，之后，在施加反向偏压时从VB端子流过反向恢复电流。
此时，置位信号SSET和复位信号SRESET的上升因对晶体管71和晶体管72的寄生电容的充电而延迟。这里，即使双方的寄生电容相等，在仅在晶体管71侧流过反向恢复电流的情况下，由于寄生二极管的影响，上升的延迟程度不同。因此，根据与图9的情况相同的形式，产生上侧输出信号HO的错误信号。
在这点上，根据功率模块1，由于设置有滤波电路80，所以能够避免上述任一形式所引起的上侧输出信号HO的错误信号的产生。
此外，越高速地开关功率模块1的臂输出，开关电压VS的急剧变化越容易发生。因此，以往为了抑制上述那样的错误信号的产生，降低该开关速度。但是，在这种情况下，存在开关损耗增大、逆变器的效率降低的缺点。在这点上，根据本实施方式的功率模块1，由于具有避免错误信号的产生的单元，所以能够进行臂输出的高速开关，能够谋求逆变器的效率提高。
(作用)
对于本实施方式的作用进行说明。
例如，如果下侧开关元件10L从导通变为断开，则经由自举电容器52在配线54中流过反向恢复电流，有时由于配线54的电感而在VB端子中产生浪涌电压。除了这种情况以外，在VB端子上有时也会产生浪涌电压，有可能会因该浪涌电压而产生上侧输出信号HO的错误信号。
在这点上，在本实施方式的功率模块1中，在从各上升延迟电路82a、82d的输出信号Y成为高电平到输入信号I变化为低电平的期间，晶体管93导通。并且，在晶体管93与第一中间配线92d之间设置第一二极管94，第一二极管94的阳极与晶体管93连接，第一二极管94的阴极与第一中间配线92d连接。因此，第一中间配线92d的电压在升压电压VB上升的情况下追随该升压电压VB而上升，在升压电压VB下降的情况下追随受到抑制。因此，施密特触发器97的输出信号(第三上升延迟信号)由于升压电压VB的变动而逻辑反相的情形受到抑制。
另外，在本实施方式的功率模块1中，在各下降延迟电路82b、82c的输出信号Y为高电平的期间，非门电路102的晶体管102a导通。并且，在晶体管102a和第二中间配线102d之间设置第二二极管103，第二二极管103的阳极与晶体管102a连接，第二二极管103的阴极与第二中间配线102d连接。因此，第二中间配线102d的电压在升压电压VB上升的情况下追随该升压电压VB而上升，在升压电压VB下降的情况下追随受到抑制。因此，施密特触发器106的输出信号(第三下降延迟信号)由于升压电压VB的变动而逻辑反相的情形受到抑制。
图11示出了在输入信号I为低电平的情况下，升压电压VB因浪涌电压而以从规定电压起以下降→上升→下降→上升的方式变动时的滤波电路80内的电压的推移。
如在上述的滤波电路80的动作中说明的那样，在输入信号I为低电平的情况下，在各上升延迟电路82a、82d中，第一上升延迟信号(节点NA1)成为高电平，第二上升延迟信号(节点NA2)成为低电平，输出信号Y成为低电平。由于NAND电路96的晶体管96c、96d截止，所以节点NB3的电位成为高电平，晶体管93截止。因此，电流没有经由晶体管93流入第一中间配线92d。另一方面，由于节点NA2的电位为低电平，所以电流没有经由晶体管92a流入第一中间配线92d。因此，第一中间配线92d不受升压电压VB的影响，维持低电平。
另外，在各下降延迟电路82b、82c中，在输入信号I为低电平的情况下，第一下降延迟信号(节点NB1)成为高电平，第二下降延迟信号(节点NB2、第二中间配线102d)成为低电平，第三下降延迟信号(节点NB4)成为低电平，输出信号Y成为高电平。因此，在第二中间配线102d中不流过电流，所以第二中间配线102d不受升压电压VB的影响，维持低电平。
图12示出了在输入信号I为高电平的情况下，升压电压VB因浪涌电压而以从规定电压起以下降→上升→下降→上升的方式变动时的滤波电路80内的电压的推移。
如在上述的滤波电路80的动作中说明的那样，在输入信号I为高电平的情况下，在各上升延迟电路82a、82d中，第一上升延迟信号(节点NA1)成为低电平，第二上升延迟信号(节点NA2)成为高电平，输出信号Y成为高电平。根据高电平的输入信号I和输出信号Y，NAND电路96的晶体管96a、96b截止，晶体管96c、96d导通，晶体管93导通。在晶体管93与第一中间配线92d之间设置有第一二极管94。因此，在升压电压VB下降的情况下，通过第一二极管94来抑制从第一中间配线92d向第一电源配线98的逆流，第一中间配线92d的电位难以追随升压电压VB的下降。另一方面，在升压电压VB上升的情况下，电流经由晶体管93和第一二极管94从第一电源配线98流向第一中间配线92d，第一中间配线92d的电位上升。这样，第一中间配线92d的电位追随升压电压VB的上升。
这里，对与本实施方式相对的比较例的上升延迟电路的动作进行说明。
比较例的上升延迟电路不具有本实施方式的上升延迟电路82a、82d的晶体管93和第一二极管94。在该比较例的上升延迟电路中，在升压电压VB下降的情况下，通过第一电容器92e的积蓄电荷，第一中间配线92d的电位经由第一电阻92c以及晶体管92a放电到第一电源配线98，第一中间配线92d的电位追随升压电压VB而下降。之后，当升压电压VB上升时，电流从第一电源配线98经由晶体管92a和第一电阻92c流向第一中间配线92d。这种情况下，通过与第一中间配线92d连接的第一电容器92e，第一中间配线92d的上升相对于升压电压VB的上升延迟。这种情况下，在被供给上升的升压电压VB的施密特触发器97中，当成为输入信号电平的第一中间配线92d的电位成为施密特触发器97的阈值电压以下时，由此晶体管97a导通。其结果，输出信号Y成为低电平，产生逻辑反相。
相对于上述比较例的上升延迟电路，在本实施方式的上升延迟电路82a、82d中，第一中间配线92d的电位难以追随升压电压VB的下降，而追随升压电压VB的上升。因此，施密特触发器97中的错误动作被抑制，逻辑反相被抑制。
此外，在浪涌电压引起的升压电压VB的变动结束时，有时由于升压电压VB的上升，第一中间配线92d的电压高于规定电压。这种情况下，从第一中间配线92d经由第一电阻92c和晶体管92a向第一电源配线98放电，第一中间配线92d的电位降低到第一电源配线98的电平、即升压电压VB电平。
另外，在各下降延迟电路82b、82c中，在输入信号I为高电平的情况下，第一下降延迟信号(节点NB1)成为低电平，第二下降延迟信号(节点NB2、第二中间配线102d)成为高电平，第三下降延迟信号(节点NB4)成为低电平，输出信号Y成为低电平。在晶体管102a与第二中间配线102d之间设置有第二二极管103。因此，在升压电压VB下降的情况下，通过第二二极管103抑制从第二中间配线102d向第一电源配线98的逆流，第二中间配线102d的电位难以追随升压电压VB的下降。另一方面，在升压电压VB上升的情况下，从第一电源配线98经由第二二极管103流向第二中间配线102d，第二中间配线102d的电位上升。这样，第二中间配线102d的电位追随升压电压VB的上升。
这里，对与本实施方式相对的比较例的下降延迟电路的动作进行说明。
比较例的下降延迟电路不具有本实施方式的下降延迟电路82b、82c的第二二极管103。在该比较例的下降延迟电路中，与上述的上升延迟电路82a、82d相同，施密特触发器106因第二中间配线102d的电位而错误动作，在输出信号Y中产生逻辑反相。相对于上述比较例的下降延迟电路，在本实施方式的下降延迟电路82b、82c中，第二中间配线102d的电位难以追随升压电压VB的下降，而追随升压电压VB的上升。因此，施密特触发器106中的错误动作被抑制，逻辑反相被抑制。
此外，在浪涌电压引起的升压电压VB的变动结束时，有时由于升压电压VB的上升，第二中间配线102d的电压高于规定电压。这种情况下，从第二中间配线102d经由放电用电阻104和晶体管102a向第一电源配线98放电，第二中间配线102d的电位降低到第一电源配线98的电平、即升压电压VB电平。
这样，即使升压电压VB变动，如上所述，各上升延迟电路82a、82d及各下降延迟电路82b、82c也分别不会因升压电压VB的变动而产生施密特触发器97、106内的信号的逻辑反相，因此能够抑制上侧输出信号HO的错误信号的产生。
根据本实施方式，能够得到以下的效果。
(1)在各上升延迟电路82a、82d的非门电路92的第一中间配线92d与第一电源配线98之间，设置有晶体管93和第一二极管94。通过使晶体管93导通，在向各上升延迟电路82a、82d输入了高电平的输入信号I的情况下，当升压电压VB向下降侧变动时，第一中间配线92d的电位不追随，当升压电压VB向上升侧变动时，第一中间配线92d的电位追随。因此，能够抑制施密特触发器97内的信号逻辑反相，能够抑制输出信号Y的逻辑反相。另外，在各下降延迟电路82b、82c的非门电路102的第二中间配线102d与晶体管102a之间，设置有第二二极管103。由此，在向各下降延迟电路82b、82c输入了高电平的输入信号I的情况下，当升压电压VB向下降侧变动时，第二中间配线102d的电位不追随，当升压电压VB向上升侧变动时，第二中间配线102d的电位追随。因此，能够抑制施密特触发器106内的信号逻辑反相，能够抑制输出信号Y的逻辑反相。这样，由于各上升延迟电路82a、82d及各下降延迟电路82c、82d各自的输出信号Y的逻辑反相被抑制，所以能够抑制起因于升压电压VB的变动的上侧输出信号HO的错误信号的产生。
(2)各上升延迟电路82a、82d具有被输入非门电路91的第一上升延迟信号的非门电路92。由此，在输入了低电平的输入信号I的情况下，电流没有从第一电源配线98流向第一中间配线92d，因此第一中间配线92d不受升压电压VB的影响。因此，能够抑制起因于升压电压VB的变动的上侧输出信号HO的错误信号的产生。另外，各下降延迟电路82b、82c具有被输入非门电路101的第一下降延迟信号的非门电路102。由此，在输入了低电平的输入信号I的情况下，电流没有从第一电源配线98流向第二中间配线102d，因此第二中间配线102d不受升压电压VB的影响。因此，能够抑制起因于升压电压VB的变动的上侧输出信号HO的错误信号的产生。
(3)在各下降延迟电路82b、82c中，放电用电阻104与第二二极管103并联设置。因此，在第二中间配线102d的电位追随升压电压VB向上升侧的变动之后，可以通过经由放电用电阻104放电来降低第二中间配线102d的电位。
(功率模块1的应用例)
参照图13～图15，例示了应用功率模块1的电路并进行说明。
功率模块1能够应用于H桥型转换器。图13表示作为H桥型转换器的一例的H桥型升降压转换电路(以下，简称为“转换电路200”)的电路结构。
转换电路200具备第一逆变部201、第二逆变部202、输入电容器203、输出电容器204、电感205以及栅极驱动电路206，将输入电压Vi升降压为输出电压Vo。
第一逆变部201具有上侧开关元件201U和下侧开关元件201L。上侧开关元件201U的源极端子与下侧开关元件201L的漏极端子电连接。第一逆变部201与输入电容器203并联连接。详细地说，上侧开关元件201U的漏极端子与输入电容器203的第一端子电连接，下侧开关元件201L的源极端子与输入电容器203的第二端子电连接。
第二逆变部202具有上侧开关元件202U和下侧开关元件202L。上侧开关元件202U的源极端子与下侧开关元件202L的漏极端子电连接。第二逆变部202与输出电容器204并联连接。详细地说，上侧开关元件202U的漏极端子与输出电容器204的第一端子电连接，下侧开关元件202L的源极端子与输出电容器204的第二端子电连接。
电感205与第一逆变部201和第二逆变部202连接。详细地说，电感205的第一端子连接至第一逆变部201中的上侧开关元件201U的源极端子与下侧开关元件201L的漏极端子的连接点。电感205的第二端子连接至第二逆变部202中的上侧开关元件202U的源极端子与下侧开关元件202L的漏极端子的连接点。
栅极驱动电路206与各开关元件201U、201L、202U、202L的栅极端子分别电连接。栅极驱动电路206控制各开关元件201U、201L、202U、202L的导通断开。
功率模块1能够应用于图14所示的全桥型逆变器电路(以下简称为“逆变器电路210”)。逆变器电路210包括第一逆变部211、第二逆变部212、输入电容器213以及栅极驱动电路214，将输入电压Vi转换为第一逆变部211和第二逆变部212之间的输出电压Vo。
第一逆变部211具有上侧开关元件211U和下侧开关元件211L。上侧开关元件211U的源极端子与下侧开关元件211L的漏极端子电连接。第一逆变部211与输入电容器213并联连接。详细地说，上侧开关元件211U的漏极端子与输入电容器213的第一端子电连接，下侧开关元件211L的源极端子与输入电容器213的第二端子电连接。
第二逆变部212具有上侧开关元件212U和下侧开关元件212L。上侧开关元件212U的源极端子与下侧开关元件212L的漏极端子电连接。第二逆变部212与第一逆变部211并联连接。详细地说，上侧开关元件212U的漏极端子与上侧开关元件211U的漏极端子电连接，下侧开关元件212L的源极端子与下侧开关元件211L的源极端子电连接。输出电压Vo由从上侧开关元件211U的源极端子与下侧开关元件211L的漏极端子的连接点、以及上侧开关元件212U的源极端子与下侧开关元件212L的漏极端子的连接点之间得到的电压来规定。
栅极驱动电路214与各开关元件211U、211L、212U、212L的栅极端子分别电连接。栅极驱动电路214控制各开关元件211U、211L、212U、212L的导通断开。
功率模块1能够应用于图15所示的三相交流逆变器电路(以下简称为“三相逆变器电路220”)。
三相逆变器电路220具备：与三相交流电动机(以下简称为“电动机227”)的U相、V相以及W相的线圈电连接的功率驱动部221；控制功率驱动部221的栅极驱动电路225；以及与功率驱动部221和电源ES连接的转换器部226。转换器部226具有正侧电力端子EP和负侧电力端子EN。
功率驱动部221控制向电动机227的U相、V相以及W相的线圈供给的电力。功率驱动部221具有U相逆变部222、V相逆变部223以及W相逆变部224。U相逆变部222、V相逆变部223以及W相逆变部224在正侧电力端子EP与负侧电力端子EN之间相互并联连接。
U相逆变部222具有上侧开关元件222U和下侧开关元件222L。上侧开关元件222U的漏极端子与正侧电力端子EP电连接。上侧开关元件222U的源极端子与下侧开关元件222L的漏极端子电连接。下侧开关元件222L的源极端子与负侧电力端子EN连接。在上侧开关元件222U上反并联连接有续流(snubber)二极管222A，在下侧开关元件222L上反并联连接有续流二极管222B。详细地说，续流二极管222A的阳极与上侧开关元件222U的源极端子电连接，续流二极管222A的阴极与上侧开关元件222U的漏极端子电连接。续流二极管222B的阳极与下侧开关元件222L的源极端子电连接，续流二极管222B的阴极与下侧开关元件222L的漏极端子电连接。
V相逆变部223具有上侧开关元件223U和下侧开关元件223L。上侧开关元件223U的漏极端子与正侧电力端子EP电连接。上侧开关元件223U的源极端子与下侧开关元件223L的漏极端子电连接。下侧开关元件223L的源极端子与负侧电力端子EN连接。在上侧开关元件223U上反并联连接有续流二极管223A，在下侧开关元件223L上反并联连接有续流二极管223B。详细地说，续流二极管223A的阳极与上侧开关元件223U的源极端子电连接，续流二极管223A的阴极与上侧开关元件223U的漏极端子电连接。续流二极管223B的阳极与下侧开关元件223L的源极端子电连接，续流二极管223B的阴极与下侧开关元件223L的漏极端子电连接。
W相逆变部224具有上侧开关元件224U和下侧开关元件224L。上侧开关元件224U的漏极端子与正侧电力端子EP电连接。上侧开关元件224U的源极端子与下侧开关元件224L的漏极端子电连接。下侧开关元件224L的源极端子与负侧电力端子EN连接。在上侧开关元件224U上反并联连接有续流二极管224A，在下侧开关元件224L上反并联连接有续流二极管224B。详细地说，续流二极管224A的阳极与上侧开关元件224U的源极端子电连接，续流二极管224A的阴极与上侧开关元件224U的漏极端子电连接。续流二极管224B的阳极与下侧开关元件224L的源极端子电连接，续流二极管224B的阴极与下侧开关元件224L的漏极端子电连接。
栅极驱动电路225与各开关元件222U、222L、223U、223L、224U、224L的栅极端子分别电连接。栅极驱动电路225控制各开关元件222U、222L、223U、223L、224U、224L的导通断开。
(变形例)
关于上述实施方式的说明是遵循本发明的功率模块能够采取的形式的例示，并未意图限制其形式。遵循本发明的功率模块可以采取除了上述实施方式之外的、例如以下所示的变形例以及将彼此互不矛盾的至少两个变形例组合起来的形式。
·在上述实施方式中，电平移位器70的结构可以任意变更。在一例中，如图16所示，电平移位器70具有逆流防止用二极管75。逆流防止用二极管75的阳极侧与各晶体管71、72的源极和背栅连接，其阴极侧与接地端GND连接。根据该结构，设置有逆流防止用二极管75，能够避免由电平移位器70中的反向恢复电流引起的上侧输出信号HO的错误信号的产生。
·在上述实施方式中，开启关闭从第一电源配线98向第一中间配线92d的电流的供给的开关也可以是晶体管93以外的结构的开关。
·在上述实施方式中，第一二极管94以及第二二极管103也可以分别是二极管连接MOS以外的结构的二极管。
·在上述实施方式中，第一电容器92e以及第二电容器102e也可以分别是MOS电容器以外的结构的电容器。
·在上述实施方式中，也可以在各下降延迟电路82b、82c中追加非门电路。这种情况下，滤波电路80省略了下降延迟电路82b、82c与RS触发器电路26之间的非门电路84a、84b。
·在图13所示的转换电路200中，栅极驱动电路206也可以构成为包含上侧栅极驱动电路和下侧栅极驱动电路。上侧栅极驱动电路控制第一逆变部201的上侧开关元件201U以及第二逆变部202的上侧开关元件202U的导通断开。下侧栅极驱动电路控制第一逆变部201的下侧开关元件201L以及第二逆变部202的下侧开关元件202L的导通断开。上侧栅极驱动电路和下侧栅极驱动电路可以分别形成为一个芯片。
·在图14所示的逆变器电路210中，栅极驱动电路214也可以构成为包含上侧栅极驱动电路和下侧栅极驱动电路。上侧栅极驱动电路控制第一逆变部211的上侧开关元件211U以及第二逆变部212的上侧开关元件212U的导通断开。下侧栅极驱动电路控制第一逆变部211的下侧开关元件211L以及第二逆变部212的下侧开关元件212L的导通断开。上侧栅极驱动电路和下侧栅极驱动电路可以分别形成为一个芯片。
·在图15所示的三相逆变器电路220中，栅极驱动电路214也可以构成为包含上侧栅极驱动电路和下侧栅极驱动电路。上侧栅极驱动电路控制U相逆变部222的上侧开关元件222U、V相逆变部223的上侧开关元件223U、以及W相逆变部224的上侧开关元件224U的导通断开。下侧栅极驱动电路控制U相逆变部222的下侧开关元件222L、V相逆变部223的下侧开关元件223L、以及W相逆变部224的下侧开关元件224L的导通断开。上侧栅极驱动电路和下侧栅极驱动电路可以分别形成为一个芯片。
附图标记说明
1…功率模块、2…开关驱动装置、10U…上侧开关元件(开关元件)、20…上侧开关驱动部(开关驱动装置)、27…驱动器、26…RS触发器电路、70…电平移位器(信号传输电路)、80…滤波电路(信号传输电路)、82a…第一上升延迟电路、82b…第一下降延迟电路、82c…第二下降延迟电路、82d…第二上升延迟电路、83a…NAND电路(第一逻辑电路)、83b…NAND电路(第二逻辑电路)、91…非门电路(第一上升延迟非门电路)、92…非门电路(第二上升延迟非门电路)、92d…第一中间配线、92c…第一电阻、92e…第一电容器、93…晶体管(开关)、94…第一二极管、96…NAND电路、97…施密特触发器(第一施密特触发器)、98…第一电源配线、99…第二电源配线、101…非门电路(第一下降延迟非门电路)、102…非门电路(第二下降延迟非门电路)、102a…晶体管(开关)、102c…第二电阻、102d…第二中间配线、102e…第二电容器、103…第二二极管、104…放电用电阻、106…施密特触发器(第二施密特触发器)。

Claims (11)

1.一种信号传输电路，其特征在于，具备：
电平移位器，其在第一电压和比所述第一电压低的第二电压之间动作，使第一输入信号和第二输入信号分别进行电平移位，作为第一移位完毕信号和第二移位完毕信号输出；以及
滤波电路，其在所述第一电压和所述第二电压之间动作，对所述第一移位完毕信号和所述第二移位完毕信号分别进行滤波处理，
所述滤波电路具有：
第一上升延迟电路，其使所述第一移位完毕信号的上升定时延迟规定时间并输出；
第一下降延迟电路，其使所述第二移位完毕信号的下降定时延迟规定时间并输出；以及
第一电源配线，其对所述第一上升延迟电路和所述第一下降延迟电路分别施加所述第一电压，
所述第一上升延迟电路具有：
第一上升延迟非门电路，其使所述第一移位完毕信号反相并输出；以及
第二上升延迟非门电路，其使所述第一上升延迟非门电路的第一上升延迟信号反相并输出，
所述第一下降延迟电路具有：
第一下降延迟非门电路，其使所述第二移位完毕信号反相并输出；以及
第二下降延迟非门电路，其使所述第一下降延迟非门电路的第一下降延迟信号反相并输出，
所述第一上升延迟电路构成为，所述第二上升延迟非门电路的第二上升延迟信号不追随所述第一电压向下降侧的变动，而追随所述第一电压向上升侧的变动，
所述第一下降延迟电路构成为，所述第二下降延迟非门电路的第二下降延迟信号不追随所述第一电压向下降侧的变动，而追随所述第一电压向上升侧的变动，
所述第一上升延迟电路具有：
第一中间配线，其被施加所述第二上升延迟信号；
第一电阻，其设置在所述第一电源配线与所述第一中间配线之间；
第一电容器，其连接在被供给所述第二电压的第二电源配线与所述第一中间配线之间；
第一二极管，其设置在所述第一中间配线与所述第一电源配线之间；
开关，其对向所述第一二极管的电流的供给进行开启关闭；以及
NAND电路，其基于所述第一移位完毕信号和所述第一上升延迟电路的输出信号使所述开关动作。
2.根据权利要求1所述的信号传输电路，其特征在于，
所述第一二极管是MOS二极管。
3.根据权利要求1所述的信号传输电路，其特征在于，
所述第一上升延迟电路具有被输入所述第二上升延迟信号的第一施密特触发器。
4.根据权利要求1所述的信号传输电路，其特征在于，
所述滤波电路具有对所述第一上升延迟电路和所述第一下降延迟电路分别施加所述第一电压的第一电源配线，
所述第一下降延迟电路具有：
第二中间配线，其被施加所述第二下降延迟信号；
第二电容器，其连接在被供给所述第二电压的第二电源配线与所述第二中间配线之间；
第二电阻，其设置在所述第二中间配线与所述第二电源配线之间；以及
第二二极管，其设置在所述第二中间配线与所述第一电源配线之间。
5.根据权利要求4所述的信号传输电路，其特征在于，
所述第二二极管是MOS二极管。
6.根据权利要求4所述的信号传输电路，其特征在于，
所述第一下降延迟电路具有与所述第二二极管并联连接的放电用电阻。
7.根据权利要求1所述的信号传输电路，其特征在于，
所述第一下降延迟电路具有被输入所述第二下降延迟信号的第二施密特触发器。
8.根据权利要求1至7中任一项所述的信号传输电路，其特征在于，
所述滤波电路具有第二上升延迟电路和第二下降延迟电路作为对所述第二移位完毕信号进行所述滤波处理的电路，其中，
所述第二上升延迟电路使所述第二移位完毕信号的上升定时延迟规定时间并输出；以及
所述第二下降延迟电路使所述第一移位完毕信号的下降定时延迟规定时间并输出，
所述第二上升延迟电路是与所述第一上升延迟电路相同的结构，
所述第二下降延迟电路是与所述第一下降延迟电路相同的结构。
9.根据权利要求8所述的信号传输电路，其特征在于，
所述滤波电路包括：
第一逻辑电路，其根据所述第一上升延迟电路的输出信号和所述第一下降延迟电路的输出信号来生成置位信号；
第二逻辑电路，其根据所述第二上升延迟电路的输出信号和所述第二下降延迟电路的输出信号来生成复位信号；以及
RS触发器电路，其被输入所述置位信号和所述复位信号。
10.一种开关驱动装置，其特征在于，具有：
权利要求9所述的信号传输电路；以及
驱动器，其生成与所述RS触发器电路的输出相应的输出信号并提供给开关元件。
11.一种功率模块，其特征在于，具有：
权利要求10所述的开关驱动装置；以及
所述开关元件。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021075150A1 (ja) * 2019-10-18 2021-04-22 富士電機株式会社 フィルタ回路及び半導体装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101304209A (zh) * 2007-05-07 2008-11-12 三菱电机株式会社 半导体装置
JP2012175437A (ja) * 2011-02-22 2012-09-10 Rohm Co Ltd 信号伝達回路及びこれを用いたスイッチ駆動装置
WO2017143898A1 (zh) * 2016-02-23 2017-08-31 东南大学 一种集成自举的高压驱动芯片及其工艺结构

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5747972A (en) 1995-01-11 1998-05-05 Microplanet Ltd. Method and apparatus for electronic power control
JP4311887B2 (ja) 2001-04-18 2009-08-12 三菱電機株式会社 信号処理装置
US7157947B2 (en) * 2003-12-09 2007-01-02 Intel Corporation Power supplies noise detector for integrated circuits
JP4677928B2 (ja) * 2006-02-27 2011-04-27 トヨタ自動車株式会社 スイッチングデバイスの駆動回路
JP5003588B2 (ja) * 2008-05-15 2012-08-15 三菱電機株式会社 半導体回路
JP5810973B2 (ja) * 2012-03-05 2015-11-11 株式会社デンソー スイッチング素子の駆動回路
JP6304966B2 (ja) * 2013-08-05 2018-04-04 三菱電機株式会社 半導体駆動装置及び半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101304209A (zh) * 2007-05-07 2008-11-12 三菱电机株式会社 半导体装置
JP2012175437A (ja) * 2011-02-22 2012-09-10 Rohm Co Ltd 信号伝達回路及びこれを用いたスイッチ駆動装置
CN202503491U (zh) * 2011-02-22 2012-10-24 罗姆股份有限公司 信号传输电路及使用其的开关驱动装置
WO2017143898A1 (zh) * 2016-02-23 2017-08-31 东南大学 一种集成自举的高压驱动芯片及其工艺结构

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