JPWO2019167827A1 - 信号伝達回路、スイッチ駆動装置、及びパワーモジュール - Google Patents

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Abstract

フィルタ回路（８０）は、第１シフト済み信号の立上りタイミングを所定時間遅延させて出力する第１立上り遅延回路（８２ａ）と、第２シフト済み信号の立下りタイミングを所定時間遅延させて出力する第１立下り遅延回路（８２ｂ）とを有する。第１立上り遅延回路（８２ａ）は、第２立上り遅延信号が第１電圧が下降する側への変動に追従せず、第１電圧が上昇する側への変動に追従するように構成されている。第１立下り遅延回路（８２ｂ）は、第２立下り遅延信号が第１電圧が下降する側への変動に追従せず、第１電圧が上昇する側への変動に追従するように構成されている。

Description

本発明は、信号伝達回路、スイッチ駆動装置、及びパワーモジュールに関する。
例えばモータのコイルへの電力の供給を制御する一対のスイッチング素子を制御するスイッチ駆動装置は、スイッチング素子に信号を出力するＲＳフリップフロップ回路と、ＲＳフリップフロップ回路のセット端子及びリセット端子にレベルシフトした信号を出力する信号伝達回路と、パルスジェネレータからのパルス信号をレベルシフトして信号伝達回路に出力するレベルシフタと、を有する（例えば、特許文献１参照）。
特開２００２−３１４３９２号公報
ところで、従来のスイッチ駆動装置では、スイッチ駆動装置に印加される電圧の変動に起因して信号伝達回路からＲＳフリップフロップ回路に出力される信号の誤信号が発生する場合がある。
本発明の目的は、電圧変動による誤信号の出力を抑制することができる信号伝達回路、スイッチ駆動装置、及びパワーモジュールを提供することにある。
上記課題を解決する信号伝達回路は、第１電圧と前記第１電圧よりも低い第２電圧との間で動作し、第１入力信号及び第２入力信号をそれぞれレベルシフトし、第１シフト済み信号及び第２シフト済み信号として出力するレベルシフタと、前記第１電圧と前記第２電圧との間で動作し、前記第１シフト済み信号及び前記第２シフト済み信号に対してそれぞれフィルタ処理を行うフィルタ回路と、を有し、前記フィルタ回路は、前記第１シフト済み信号の立上りタイミングを所定時間遅延させて出力する第１立上り遅延回路と、前記第２シフト済み信号の立下りタイミングを所定時間遅延させて出力する第１立下り遅延回路と、を有し、前記第１立上り遅延回路は、前記第１シフト済み信号を反転して出力する第１立上り遅延ＮＯＴ回路と、前記第１立上り遅延ＮＯＴ回路の第１立上り遅延信号を反転して出力する第２立上り遅延ＮＯＴ回路とを有し、前記第１立下り遅延回路は、前記第２シフト済み信号を反転して出力する第１立下り遅延ＮＯＴ回路と、前記第１立下り遅延ＮＯＴ回路の第１立下り遅延信号を反転して出力する第２立下り遅延ＮＯＴ回路とを有し、前記第１立上り遅延回路は、前記第２立上り遅延ＮＯＴ回路の第２立上り遅延信号が前記第１電圧が下降する側への変動に追従せず、前記第１電圧が上昇する側への変動に追従するように構成され、前記第１立下り遅延回路は、前記第２立下り遅延ＮＯＴ回路の第２立下り遅延信号が前記第１電圧が下降する側への変動に追従せず、前記第１電圧が上昇する側への変動に追従するように構成されている。
この構成によれば、第１電圧が下降した後、再び下降前の第１電圧まで上昇するような第１電圧の変動において、第１電圧の下降時に第２立上り遅延信号及び第２立下り遅延信号が追従せず、第１電圧の上昇時に第２立上り遅延信号及び第２立下り遅延信号が追従する。このため、第１立上り遅延回路の出力信号及び第１立下り遅延回路の出力信号の誤信号の出力を抑制することができる。したがって、電圧変動による信号伝達回路の誤信号の出力を抑制することができる。
なお、「第２立上り遅延信号が第１電圧が下降する側への変動に追従せず」とは、第２立上り遅延信号が第１電圧が下降する側への変動に追従しない状態と、第２立上り遅延信号が第１電圧が下降する側への変動の追従が抑制される状態とを含む概念である。また、「第２立下り遅延信号が第１電圧が下降する側への変動に追従せず」とは、第２立下り遅延信号が第１電圧が下降する側への変動に追従しない状態と、第２立下り遅延信号が第１電圧が下降する側への変動の追従が抑制される状態とを含む概念である。
上記信号伝達回路、スイッチ駆動装置、及びパワーモジュールによれば、電圧変動による誤信号の出力を抑制することができる。
本実施形態のパワーモジュールの回路構成を示すブロック図。 ＲＳフリップフロップ回路の詳細な構成図。 レベルシフタ及びフィルタ回路の構成図。 フィルタ回路における立上り遅延回路の回路図。 フィルタ回路における立下り遅延回路の回路図。 フィルタ処理に関するタイミングチャート。 上側出力信号の誤信号の発生形態に関する説明図。 上側出力信号の誤信号の発生形態に関する説明図。 上側出力信号の誤信号の発生形態に関する説明図。 上側出力信号の誤信号の発生形態に関する説明図。 立上り遅延回路及び立下り遅延回路にサージ電圧が印加されたときの信号の推移を示すタイムチャート。 立上り遅延回路及び立下り遅延回路にサージ電圧が印加されたときの信号の推移を示すタイムチャート。 パワーモジュールの適用例に関する説明図。 パワーモジュールの適用例に関する説明図。 パワーモジュールの適用例に関する説明図。 変形例のレベルシフタの構成図。
以下、信号伝達回路、スイッチ駆動装置、及びパワーモジュールの実施形態について図面を参照して説明する。以下に示す実施形態は、技術的思想を具体化するための構成や方法を例示するものであって、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。以下の実施形態は、種々の変更を加えることができる。
本明細書において、「部材Ａが部材Ｂと接続された状態」とは、部材Ａと部材Ｂとが物理的に直接的に接続される場合、並びに、部材Ａ及び部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合を含む。
同様に、「部材Ｃが部材Ａと部材Ｂとの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃとが直接的に接続される場合、並びに、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃとが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合を含む。
図１に示すように、パワーモジュール１は、スイッチング素子の一例である上側スイッチング素子１０Ｕ及び下側スイッチング素子１０Ｌと、上側スイッチング素子１０Ｕ及び下側スイッチング素子１０Ｌを駆動させるスイッチ駆動装置２とを備える。一例では、図１に示すように、スイッチ駆動装置２は、１チップにより形成され、ＶＣＣ端子（電源端子）、ＯＵＴ端子（出力端子）、ＧＮＤ端子、ＨＯ端子、ＬＯ端子、ＦＯＢ端子、ＨＩＮ端子、ＬＩＮ端子、ＶＢ端子、及びＣＩＮ端子を有する。スイッチ駆動装置２は、上側スイッチ駆動部２０、下側スイッチ駆動部３０、及び異常保護部４０を有する。パワーモジュール１は、ブートストラップ回路５０及び電流検出用抵抗６１を有する。ブートストラップ回路５０及び電流検出用抵抗６１は、スイッチ駆動装置２の外部に設けられている。電流検出用抵抗６１の第１端子は下側スイッチング素子１０Ｌに電気的に接続され、電流検出用抵抗６１の第２端子は接地されている。なお、スイッチ駆動装置２は、複数のチップにより形成されてもよい。一例では、上側スイッチ駆動部２０及び下側スイッチ駆動部３０が個別のチップとして形成されてもよい。また、ブートストラップ回路５０の一部がスイッチ駆動装置２に設けられていてもよい。一例では、ブートストラップ回路５０のブートダイオード５１がスイッチ駆動装置２に設けられる。
上側スイッチング素子１０Ｕ及び下側スイッチング素子１０Ｌは、４Ｈ−ＳｉＣ（絶縁破壊電界が約２．８ＭＶ／ｃｍであり、バンドギャップの幅が約３．２６ｅＶのワイドバンドギャップ半導体）が用いられている。なお、上側スイッチング素子１０Ｕ及び下側スイッチング素子１０Ｌに用いられるワイドバンドギャップ半導体は、シリコンカーバイド（ＳｉＣ）に限られず、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンド等であってもよい。窒化ガリウム（ＧａＮ）は、その絶縁破壊電界が約３ＭＶ／ｃｍであり、バンドギャップの幅が約３．４２ｅＶである。酸化ガリウム（Ｇａ２Ｏ３）は、その絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約４．８ｅＶである。ダイヤモンドは、その絶縁破壊電界が約８ＭＶ／ｃｍであり、バンドギャップの幅が約５．４７ｅＶである。上側スイッチング素子１０Ｕ及び下側スイッチング素子１０Ｌの一例は、ＳｉＣＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor）である。本実施形態では、上側スイッチング素子１０Ｕ及び下側スイッチング素子１０Ｌは、Ｎチャネル型のＳｉＣＭＳＯＦＥＴが用いられている。
上側スイッチング素子１０Ｕ及び下側スイッチング素子１０Ｌは、直列に接続されている。詳述すると、上側スイッチング素子１０Ｕのソースが下側スイッチング素子１０Ｌのドレインと電気的に接続されている。上側スイッチング素子１０Ｕのドレインは高電圧ＶＤＣ（数百ボルト）の印加端に電気的に接続されている。下側スイッチング素子１０Ｌのソースは電流検出用抵抗６１の第１端子に電気的に接続されている。また下側スイッチング素子１０Ｌのソースは、ＣＩＮ端子を介して異常保護部４０に電気的に接続されている。上側スイッチング素子１０Ｕのゲートは、ＨＯ端子を介して上側スイッチ駆動部２０に電気的に接続されている。下側スイッチング素子１０Ｌのゲートは、ＬＯ端子を介して下側スイッチ駆動部３０に電気的に接続されている。
上側スイッチ駆動部２０は、ＨＩＮ端子と電気的に接続されている。ＨＩＮ端子は、外部のゲート駆動回路（図示略）からゲート信号電圧が印加される。上側スイッチ駆動部２０は、このゲート信号電圧を上側スイッチング素子１０Ｕのゲートに印加するための回路である。下側スイッチ駆動部３０は、ＬＩＮ端子と電気的に接続されている。ＬＩＮ端子は、外部のゲート駆動回路（図示略）からゲート信号電圧が印加される。下側スイッチ駆動部３０は、このゲート信号電圧を下側スイッチング素子１０Ｌのゲートに印加するための回路である。
上側スイッチ駆動部２０は、入力側（ＨＩＮ端子側）から出力側（ＨＯ端子側）に向けて順に、抵抗２１、シュミットトリガ２２、レベルシフタ２３、コントローラ２４、パルスジェネレータ２５、レベルシフタ７０、フィルタ回路８０、ＲＳフリップフロップ回路２６、及びドライバ２７を有する。上側スイッチ駆動部２０において、少なくともレベルシフタ７０及びフィルタ回路８０を含んだ構成を「信号伝達回路」とする。本実施形態では、信号伝達回路は、レベルシフタ７０、フィルタ回路８０、及びＲＳフリップフロップ回路２６を含んだ構成である。
抵抗２１は、ＨＩＮ端子を接地端にプルダウンする。このため、ＨＩＮ端子がオープン状態である場合には、ゲート駆動回路からＨＩＮ端子に入力されるゲート信号電圧としての上側入力信号ＨＩＮがローレベル（上側スイッチング素子１０Ｕがオフするための論理レベル）となるので、上側スイッチング素子１０Ｕが意図せずにオンされることがない。
シュミットトリガ２２は、ＨＩＮ端子に入力される上側入力信号ＨＩＮをレベルシフタ２３に伝達する。なお、シュミットトリガ２２の閾値電圧には、所定のヒステリシスが与えられている。このような構成にすることにより、ノイズに対する耐性を高めることができる。
レベルシフタ２３は、シュミットトリガ２２の出力信号をコントローラ２４への入力に適した電圧レベル（ＶＣＣ−ＧＮＤ）にレベルシフトして出力する。
コントローラ２４は、異常保護部４０から入力される異常信号やＦＯＢ端子から入力される外部異常信号に基づいて、レベルシフタ２３の出力信号をパルスジェネレータ２５に伝達するか否か（延いては上側スイッチング素子１０Ｕの駆動可否）を制御する。
パルスジェネレータ２５は、コントローラ２４の出力信号に基づいて、第１入力信号の一例であるオン信号ＳＯＮ（レベルシフタ７０において後述するトランジスタ７１のゲート信号）、及び第２入力信号の一例であるオフ信号ＳＯＦＦ（レベルシフタ７０において後述するトランジスタ７２のゲート信号）の各パルス信号を生成する。詳述すると、パルスジェネレータ２５は、コントローラ２４の出力信号の立上りエッジをトリガとして、オン信号ＳＯＮを所定のオン期間ＴＯＮ１だけハイレベルとし、コントローラ２４の出力信号の立下りエッジをトリガとして、オフ信号ＳＯＦＦを所定のオン期間ＴＯＮ２だけハイレベルとする。なお、コントローラ２４の出力信号（上側入力信号ＨＩＮに応じた信号）、オン期間ＴＯＮ１及びオン期間ＴＯＮ２は、オン信号ＳＯＮとオフ信号ＳＯＦＦの双方が同時にはハイレベルとはならないように設定されている。すなわちパワーモジュール１が正常に動作しているとき、少なくともオン信号ＳＯＮとオフ信号ＳＯＦＦの一方がハイレベルときは、他方はローレベルになる。
レベルシフタ７０は、フィルタ回路８０、ＲＳフリップフロップ回路２６、及びドライバ２７を含む高電位ブロックと、パルスジェネレータ２５を含む低電位ブロックとの間において、低電位ブロックから高電位ブロックに、信号レベルをシフトして伝達する回路である。詳述すると、レベルシフタ７０は、低電位ブロックに属するパルスジェネレータ２５から、第１入力信号の一例であるオン信号ＳＯＮと第２入力信号の一例であるオフ信号ＳＯＦＦの各パルス信号が入力される。レベルシフタ７０は、これらの信号をそれぞれレベルシフトさせ、第１シフト済み信号及び第２シフト済み信号としてフィルタ回路８０に出力する。なお、高電位ブロックは、ＶＢ端子に印加される第１電圧の一例であるブースト電圧ＶＢと、ＯＵＴ端子に印加される第２電圧の一例であるスイッチ電圧ＶＳとの間で動作する。
フィルタ回路８０は、レベルシフタ７０から入力される第１シフト済み信号及び第２シフト済み信号に対してフィルタ処理を行い、ＲＳフリップフロップ回路２６に出力する回路である。
ＲＳフリップフロップ回路２６は、フィルタ回路８０によりフィルタ処理が行われた第１シフト済み信号がセット信号ＳＳＥＴとして入力されるセット端子（Ｓ端子）、フィルタ回路８０によりフィルタ処理が行われた第２シフト済み信号がリセット信号ＳＲＥＳＥＴとして入力されるリセット端子（Ｒ端子）、及び出力信号ＳＱを出力する出力端子（Ｑ端子）を有する。ＲＳフリップフロップ回路２６は、セット信号ＳＳＥＴの立下りエッジをトリガとして出力信号ＳＱをハイレベルにセットし、リセット信号ＳＲＥＳＥＴの立下りエッジをトリガとして出力信号ＳＱをローレベルにセットする。
なお、セット信号ＳＳＥＴ及びリセット信号ＳＲＥＳＥＴは、いずれもレベルシフタ７０から入力されるようになっている。また図２に示すように、ＲＳフリップフロップ回路２６は、２つのＮＡＮＤ回路２６ａ，２６ｂと、ＮＯＴ回路２６ｃとを有する。ＲＳフリップフロップ回路２６の形態については、図２の上段に示すようにリセット優先型のものであってもよく、図２の下段に示すようにセット優先型のものであってもよい。
図１に示すように、ドライバ２７は、ＲＳフリップフロップ回路２６の出力信号に応じた信号である上側出力信号ＨＯを生成して、上側スイッチング素子１０Ｕのゲートに上側出力信号ＨＯを出力する。なお、上側出力信号ＨＯのハイレベルはブースト電圧ＶＢとなり、ローレベルはスイッチ電圧ＶＳとなる。
下側スイッチ駆動部３０は、入力側（ＬＩＮ端子側）から出力側（ＬＯ端子側）に向けて順に、抵抗３１、シュミットトリガ３２、レベルシフタ３３、遅延回路３４、及びドライバ３５を有する。本実施形態では、上側スイッチ駆動部２０のコントローラ２４がレベルシフタ３３と遅延回路３４との間に設けられている。なお、下側スイッチ駆動部３０のコントローラは、上側スイッチ駆動部２０のコントローラ２４とは別に設けられてもよい。この場合、下側スイッチ駆動部３０のコントローラは、遅延回路３４とドライバ３５との間に設けられてもよく、遅延回路３４を介さない分、異常が発生した場合に下側スイッチング素子１０Ｌを速やかにオフすることができる。
抵抗３１は、ＬＩＮ端子を接地端にプルダウンする。このため、ＬＩＮ端子がオープン状態である場合には、ゲート駆動回路からのゲート信号電圧としての下側入力信号ＬＩＮがローレベル（下側スイッチング素子１０Ｌをオフするための論理レベル）となるので、下側スイッチング素子１０Ｌが意図せずにオンされることはない。
シュミットトリガ３２は、ＬＩＮ端子に入力される下側入力信号ＬＩＮをレベルシフタ３３に伝達する。なお、シュミットトリガ３２の閾値電圧には、所定のヒステリシスが与えられている。このような構成にすることにより、ノイズに対する耐性を高めることができる。
レベルシフタ３３は、シュミットトリガ３２の出力信号をコントローラ２４への入力に適した電圧レベル（ＶＣＣ−ＧＮＤ）にレベルシフトして出力する。
コントローラ２４は、異常保護部４０から入力される異常信号やＦＯＢ端子から入力される外部異常信号に基づいて、遅延回路３４の出力信号をドライバ３５に電圧するか否か（延いては下側スイッチング素子１０Ｌの駆動可否）を制御する。
遅延回路３４は、コントローラ２４の出力信号に所定の遅延（上側スイッチ駆動部２０のパルスジェネレータ２５、レベルシフタ７０、及びＲＳフリップフロップ回路２６で生じる回路遅延に相当）を与えてドライバ３５に伝達する。
ドライバ３５は、遅延回路３４により遅延されたコントローラ２４の出力信号に基づいて、下側スイッチング素子１０Ｌのゲートに下側出力信号ＬＯを出力する。なお、下側出力信号ＬＯのハイレベルは電源電圧ＶＣＣとなり、ローレベルは接地電圧ＶＧＮＤとなる。
異常保護部４０は、温度保護回路（ＴＳＤ［Thermal Shut Down］回路）４１、減電圧保護回路４２、ローパスフィルタ回路４３、電流制限回路４４、天絡保護回路４５、異常信号生成回路４６、トランジスタ４７、シュミットトリガ４８、及びレベルシフタ４９を有する。
温度保護回路４１は、パワーモジュール１のジャンクション温度が所定の閾値温度を上回ったときに、温度保護信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。
減電圧保護回路４２は、電源電圧ＶＣＣが所定の閾値電圧を下回ったときに、減電圧保護信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。
ローパスフィルタ回路４３は、検出端子ＣＩＮに電気的に接続されている。ローパスフィルタ回路４３は、検出電圧ＣＩＮを電流制限回路４４及び天絡保護回路４５にそれぞれ出力する。
電流制限回路４４は、検出電圧ＣＩＮが第１閾値を上回ったときに、電流制限信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。
天絡保護回路４５は、検出電圧ＣＩＮが第２閾値を上回ったときに、天絡保護信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。なお、第２閾値の一例は、第１閾値よりも高い電圧値である。
異常信号生成回路４６は、温度保護回路４１から入力される温度保護信号、減電圧保護回路４２から入力される減電圧保護信号、電流制限回路４４から入力される電流制限信号、天絡保護回路４５から入力される天絡保護信号、ＦＯＢ端子から入力される外部異常信号をそれぞれ監視している。異常信号生成回路４６は、電流制限回路４４に異常が生じていた場合には、第１異常信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。温度保護回路４１、減電圧保護回路４２、及び天絡保護回路４５のいずれか一つでも異常が生じていた場合、又は外部異常信号が入力された場合、第２異常信号を正常時の論理レベル（例えばローレベル）から異常時の論理レベル（例えばハイレベル）に切り替える。異常信号生成回路４６は、第１異常信号及び第２異常信号をコントローラ２４に出力する。
そしてコントローラ２４は、第１異常信号が入力されたとき、例えば上側スイッチング素子１０Ｕ及び下側スイッチング素子１０Ｌの少なくとも一方に流れる電流を制限する。コントローラ２４は、第２異常信号が入力されたとき、上側スイッチング素子１０Ｕ及び下側スイッチング素子１０Ｌをともにオフにする。なお、異常信号生成回路４６は、電流制限信号が入力された場合、第１異常信号を異常時の論理レベルに切り替え、温度保護信号、減電圧保護信号、天絡保護信号、及び外部異常信号が入力された場合、第２異常信号を異常時の論理レベルに切り替える。
トランジスタ４７は、ＦＯＢ端子から外部異常信号を出力するためのオープンドレイン出力段を形成する。パワーモジュール１に異常が生じていない場合には、トランジスタ４７が異常信号生成回路４６によってオフとされ、外部異常信号がハイレベルとされる。一方、パワーモジュール１に異常が生じている場合には、トランジスタ４７が異常信号生成回路４６によってオンとされ、外部異常信号がローレベルとされる。
シュミットトリガ４８は、ＦＯＢ端子に入力される外部異常信号（例えば、他のパワーモジュール１のＦＯＢ端子から出力された外部異常信号）をレベルシフタ４９に伝達する。なお、シュミットトリガ４８の閾値電圧には、所定のヒステリシスが与えられている。このような構成とすることにより、ノイズに対する耐性を高めることができる。
レベルシフタ４９は、シュミットトリガ４８の出力信号をコントローラ２４への入力に適した電圧レベル（ＶＣＣ−ＧＮＤ）にレベルシフトして出力する。
ブートストラップ回路５０は、アノードが抵抗５３を介して電源電圧ＶＣＣの印加端に接続されたブートダイオード５１と、ブートダイオード５１のカソードと上側スイッチング素子１０Ｕのソースとの間に設けられたブートキャパシタ５２とを有する。ブートキャパシタ５２は、ＶＢ端子とＯＵＴ端子とに電気的に接続されている。
ブートストラップ回路５０は、ブートダイオード５１とブートキャパシタ５２との接続ノード（ＶＢ端子）にブースト電圧ＶＢ（ドライバ２７などを含む高電位ブロックの駆動電圧）を生成する。抵抗５３は、外部電源からＶＣＣ端子を介してブートダイオード５１に供給される電流を制限する。これにより、ブートキャパシタ５２への充電電流が制限される。
上側スイッチング素子１０Ｕがオフとされて下側スイッチング素子１０Ｌがオンとされることにより、ＯＵＴ端子に現れるスイッチ電圧ＶＳがローレベル（ＧＮＤ）とされるときには、電源電圧ＶＣＣの印加端からブートダイオード５１、ブートキャパシタ５２、及び下側スイッチング素子１０Ｌを介する経路で電流が流れる。このため、ＶＢ端子とＯＵＴ端子との間に設けられるブートキャパシタ５２が充電される。このとき、ＶＢ端子に現れるブースト電圧ＶＢ（すなわち、ブートキャパシタ５２の充電電圧）は、電源電圧ＶＣＣからブートダイオード５１の順方向下降電圧Ｖｆを差し引いた電圧値（ＶＣＣ−Ｖｆ）となる。
一方、ブートキャパシタ５２が充電されている状態で、上側スイッチング素子１０Ｕがオンとされて下側スイッチング素子１０Ｌがオフとされることにより、スイッチ電圧ＶＳがローレベル（ＧＮＤ）からハイレベル（ＨＶ）に立上げられる。ブースト電圧ＶＢは、スイッチ電圧ＶＳのハイレベル（ＨＶ）よりもさらにブートキャパシタ５２の充電電圧分（ＶＣＣ−Ｖｆ）だけ高い電圧値（＝ＨＶ＋ＶＣＣ−Ｖｆ）まで引き上げられる。したがって、このようなブースト電圧ＶＢを高電位ブロック（ＲＳフリップフロップ回路２６及びドライバ２７）やレベルシフタ７０の駆動電圧とすることにより、上側スイッチング素子１０Ｕのスイッチング動作であるオンオフ制御（特にオン制御）を行うことができる。
次に、図３を参照して、レベルシフタ７０及びフィルタ回路８０の構成について説明する。
レベルシフタ７０は、トランジスタ７１、トランジスタ７２、抵抗７３、及び抵抗７４を有する。各トランジスタ７１，７２は、Ｎ型のＤＭＯＳＦＥＴ（Double-Diffused MOSFET）である。
各トランジスタ７１，７２のソース及びバックゲートは、いずれも接地端ＧＮＤに接続されている。トランジスタ７１のドレインは、フィルタ回路８０の二つの入力端（ＮＯＴ回路８１ａとＮＯＴ回路８１ｃ）に接続される一方、抵抗７３を介してＶＢ端子にも接続されている。トランジスタ７２のドレインは、フィルタ回路の二つの入力端（ＮＯＴ回路８１ｂとＮＯＴ回路８１ｄ）に接続される一方、抵抗７４を介してＶＢ端子にも接続されている。なお、トランジスタ７１，７２は、いずれも、低電位ブロックを形成するトランジスタよりも高耐圧（例えば、６００Ｖ耐圧）に設計されている。
またトランジスタ７１のゲートには、パルスジェネレータ２５からオン信号ＳＯＮが入力されるようになっている。またトランジスタ７２のゲートには、パルスジェネレータ２５からオフ信号ＳＯＦＦが入力されるようになっている。
このように、レベルシフタ７０は、オン信号ＳＯＮに応じてオンオフするトランジスタ７１と抵抗７３とを直列接続させた第１直列回路と、オフ信号ＳＯＦＦに応じてオンオフするトランジスタ７２と抵抗７４とを直列接続させた第２直列回路とをＶＢ端子（ブースト電圧ＶＢの電源と見ることができる）と接地端ＧＮＤとの間において互いに並列に設けられている。
そしてレベルシフタ７０は、第１直列回路上における抵抗７３よりも接地端ＧＮＤに近い側（図３に示す点Ａ１と点Ａ２）の電圧を、オン信号ＳＯＮをレベルシフトさせて生成した信号ＳＡ（第１シフト済み信号）として、フィルタ回路８０（ＮＯＴ回路８１ａとＮＯＴ回路８１ｃ）に出力するようにしている。またレベルシフタ７０は、第２直列回路上における抵抗７４よりも接地端ＧＮＤに近い側（図３に示す点Ｂ１と点Ｂ２）の電圧を、オフ信号ＳＯＦＦをレベルシフトさせた信号ＳＢ（第２シフト済み信号）として、フィルタ回路８０（ＮＯＴ回路８１ｂとＮＯＴ回路８１ｄ）に出力するようになっている。なお、点Ａ１と点Ａ２とは同一であってもよく、点Ｂ１と点Ｂ２とは同一であってもよい。
フィルタ回路８０は、ＮＯＴ回路８１ａ〜８１ｄ、第１立上り遅延回路８２ａ、第１立下り遅延回路８２ｂ、第２立下り遅延回路８２ｃ、第２立上り遅延回路８２ｄ、第１論理回路の一例であるＮＡＮＤ回路８３ａ、第２論理回路の一例であるＮＡＮＤ回路８３ｂ、及びＮＯＴ回路８４ａ，８４ｂを有する。
ＮＯＴ回路８１ａには、レベルシフタ７０から第１シフト済み信号である信号ＳＡが入力されるようになっている。ＮＯＴ回路８１ｂには、レベルシフタ７０から第２シフト済み信号である信号ＳＢが入力されるようになっている。ＮＯＴ回路８１ｃには、レベルシフタ７０から第１シフト済み信号である信号ＳＡが入力されるようになっている。ＮＯＴ回路８１ｄには、第２シフト済み信号である信号ＳＢが入力されるようになっている。またＮＯＴ回路８１ａの出力端は第１立上り遅延回路８２ａを介してＮＡＮＤ回路８３ａの一方の入力端に接続されており、ＮＯＴ回路８１ｂの出力端は第１立下り遅延回路８２ｂとＮＯＴ回路８４ａを順に介してＮＡＮＤ回路８３ａの他方の入力端に接続されている。またＮＯＴ回路８１ｃの出力端は第２立下り遅延回路８２ｃとＮＯＴ回路８４ｂを順に介してＮＡＮＤ回路８３ｂの一方の入力端に接続されており、ＮＯＴ回路８１ｄの出力端は第２立上り遅延回路８２ｄを介してＮＡＮＤ回路８３ｂの他方の入力端に接続されている。
ＮＡＮＤ回路８３ａは、第１立上り遅延回路８２ａの出力信号とＮＯＴ回路８４ａの出力信号とに基づいて出力信号を生成する。ＮＡＮＤ回路８３ａの出力信号は、ＲＳフリップフロップ回路２６のセット信号ＳＳＥＴとして、ＲＳフリップフロップ回路２６のセット端子（Ｓ端子）に出力されるようになっている。また、ＮＡＮＤ回路８３ｂは、第２立上り遅延回路８２ｄの出力信号とＮＯＴ回路８４ｂの出力信号とに基づいて出力信号を生成する。ＮＡＮＤ回路８３ｂの出力信号は、ＲＳフリップフロップ回路２６のリセット信号ＳＲＥＳＥＴとして、ＲＳフリップフロップ回路２６のリセット端子（Ｒ端子）に出力されるようになっている。
第１立上り遅延回路８２ａは、前段側から入力されるパルス信号（第１シフト済み信号）に、立上りのタイミングを予め設定されている時間（所定時間）だけ遅延させる立上り遅延処理を施し、信号ＳＡＡとして後段側に出力する。第１立下り遅延回路８２ｂは、前段側から入力されるパルス信号に、立下りのタイミングを予め設定されている時間（所定時間）だけ遅延させる立下り遅延処理を施し、信号ＳＢＢとして後段側に出力する。なお、信号ＳＡＡは、ＲＳフリップフロップ回路２６のセット側の主信号として用いられ、信号ＳＢＢは、セット側のマスク信号（誤パルスをマスキングする信号）として用いられる。
ここで、「立上り遅延処理」は、処理対象であるパルス信号に対して、各パルスの開始のタイミングを遅延させる処理（パルス開始遅延処理）の一例である。開始のタイミングが遅延させられることにより、当該パルスの幅はその分だけ減少することになる。また、「立下り遅延処理」は、処理対象であるパルス信号に対して、各パルスの終了のタイミングを遅延させる処理（パルス終了遅延処理）の一例である。終了のタイミングが遅延させられることにより、当該パルスの幅はその分だけ増大することになる。
第２立下り遅延回路８２ｃは、前段側から入力されるパルス信号に、立下りのタイミングを予め設定されている時間（所定時間）だけ遅延させる立下り遅延処理を施し、信号ＳＡＢとして後段側に出力する。第２立上り遅延回路８２ｄは、前段側から入力されるパルス信号に、立上りのタイミングを予め設定されている時間（所定時間）だけ遅延させる立上り遅延処理を施し、信号ＳＢＡとして後段側に出力する。なお、信号ＳＡＢはＲＳフリップフロップ回路２６のリセット側の主信号として用いられ、信号ＳＢＡはリセット側のマスク信号として用いられる。
ＮＯＴ回路８４ａには、第１立下り遅延回路８２ｃからセット側のマスク信号である信号ＳＢＢが入力されるようになっている。ＮＯＴ回路８４ｂには、第２立下り遅延回路８２ｄからセット側の主信号である信号ＳＡＢが入力されるようになっている。またＮＯＴ回路８４ａの出力端はＮＡＮＤ回路８３ａの他方の入力端に接続されており、ＮＯＴ回路８４ｂの出力端はＮＡＮＤ回路８３ｂの一方の入力端に接続されている。
上述した構成のフィルタ回路８０によれば、フィルタ処理として、レベルシフタ７０から入力される信号ＳＡ及び信号ＳＢのパルスのうち、時期的に互いにほぼ重複するものを、誤パルスとみなしてキャンセルする処理が行われるようになっている。
図４は、第１立上り遅延回路８２ａの詳細な回路構成を示している。なお、第２立上り遅延回路８２ｄの回路構成も図４の回路構成と同様である。
第１立上り遅延回路８２ａは、第１立上り遅延ＮＯＴ回路の一例であるＮＯＴ回路９１、第２立上り遅延ＮＯＴ回路の一例であるＮＯＴ回路９２、スイッチの一例であるトランジスタ９３、第１ダイオード９４、ＮＡＮＤ回路９６、及びシュミットトリガ９７を有する。第１立上り遅延回路８２ａには、前段側からパルス信号としての入力信号Ｉが入力される。第１立上り遅延回路８２ａは、出力信号Ｙを出力する。ＮＯＴ回路９１、ＮＯＴ回路９２、トランジスタ９３、第１ダイオード９４、ＮＡＮＤ回路９６、及びシュミットトリガ９７はそれぞれ、ＶＢ端子を介してブースト電圧ＶＢが印加される第１電源配線９８と、ＶＳ端子を介してスイッチ電圧ＶＳが印加される第２電源配線９９との間に設けられている。第１電源配線９８と第２電源配線９９との間において、ＮＯＴ回路９１、ＮＯＴ回路９２、ＮＡＮＤ回路９６、及びシュミットトリガ９７は互いに並列に接続されている。このように、第１電源配線９８は、第１立上り遅延回路８２ａにブースト電圧ＶＢを印加するようになっている。
ＮＯＴ回路９１は、第１シフト済み信号を反転して第１立上り遅延信号としてＮＯＴ回路９２に出力する。ＮＯＴ回路９１は、トランジスタ９１ａ及びトランジスタ９１ｂを有する。トランジスタ９１ａ及びトランジスタ９１ｂは互いに直列に接続されている。トランジスタ９１ａの一例はＰチャネル型ＭＯＳＦＥＴであり、トランジスタ９１ｂの一例はＮチャネル型ＭＯＳＦＥＴである。トランジスタ９１ａのソースは第１電源配線９８に接続され、トランジスタ９１ａのドレインはトランジスタ９１ｂのドレインに接続され、トランジスタ９１ａのバックゲートはトランジスタ９１ａのソースに接続されている。トランジスタ９１ｂのソースは第２電源配線９９に接続され、トランジスタ９１ｂのバックゲートはトランジスタ９１ｂのソースに接続されている。トランジスタ９１ａのゲート及びトランジスタ９１ｂのゲートは互いに接続され、入力信号Ｉが入力される入力端子ＰＩに接続されている。
ＮＯＴ回路９２は、ＮＯＴ回路９１からの第１立上り遅延信号を反転して第２立上り遅延信号としてシュミットトリガ９７に出力する。ＮＯＴ回路９２は、トランジスタ９２ａ、トランジスタ９２ｂ、第１抵抗９２ｃ、及びトランジスタ９２ｅを有する。ＮＯＴ回路９２は、第１中間配線９２ｄを通じてシュミットトリガ９７に第２立ち上がり遅延信号を出力する。トランジスタ９２ａ及びトランジスタ９２ｂは互いに直列に接続されている。第１抵抗９２ｃは、トランジスタ９２ａとトランジスタ９２ｂとの間に設けられている。トランジスタ９２ａの一例はＰチャネル型ＭＯＳＦＥＴであり、トランジスタ９２ｂの一例はＮチャネル型ＭＯＳＦＥＴである。トランジスタ９２ａのソースは第１電源配線９８に接続され、トランジスタ９２ａのドレインは第１抵抗９２ｃを介してトランジスタ９２ｂのドレインに接続され、トランジスタ９２ａのバックゲートはトランジスタ９２ａのソースに接続されている。トランジスタ９２ｂのソースは第２電源配線９９に接続され、トランジスタ９２ｂのバックゲートはトランジスタ９２ｂのソースに接続されている。トランジスタ９２ａのゲート及びトランジスタ９２ｂのゲートは互いに接続され、ＮＯＴ回路９１のトランジスタ９１ａのドレインとトランジスタ９１ｂのドレインとの間のノードＮＡ１で接続されている。第１中間配線９２ｄは、第１抵抗９２ｃとトランジスタ９２ｂのドレインとの間のノードＮＡ２で接続されている。トランジスタ９２ｅは、第１中間配線９２ｄと第２電源配線９９との間に設けられている。トランジスタ９２ｅは、Ｎチャネル型ＭＯＳＦＥＴである。トランジスタ９２ｅは、ゲートが第１中間配線９２ｄに接続され、ドレイン及びソースが第２電源配線９９に接続されていることにより、ＭＯＳキャパシタとして機能している。以下の説明において、トランジスタ９２ｅを「第１キャパシタ９２ｅ」とする場合がある。
シュミットトリガ９７は、６つのトランジスタ９７ａ〜９７ｆを有する。トランジスタ９７ａ，９７ｅはＰチャネル型ＭＯＳＦＥＴであり、トランジスタ９７ｂ〜９７ｄ，９７ｆはＮチャネル型ＭＯＳＦＥＴである。上述の第１中間配線９２ｄは、トランジスタ９７ａ，９７ｂ，９７ｃのゲートに接続されている。トランジスタ９７ａのソースは第１電源配線９８に接続され、トランジスタ９７ａのドレインはトランジスタ９７ｂのドレインに接続され、トランジスタ９７ｂのソースはトランジスタ９７ｃのドレインに接続され、トランジスタ９７ｃのソースは第２電源配線９９に接続されている。トランジスタ９７ａのバックゲートはトランジスタ９７ａのソースに接続されている。トランジスタ９７ｂ，９７ｃのバックゲートはトランジスタ９７ｃのソースに接続されている。トランジスタ９７ｄのドレインはトランジスタ９７ｂのソースとトランジスタ９７ｃのドレインが接続されたノードＮＡ６に接続され、トランジスタ９７ｄのソースは第２電源配線９９に接続されている。
トランジスタ９７ａのドレインとトランジスタ９７ｂのドレインとが接続されたノードＮＡ４において、トランジスタ９７ｅのゲート及びトランジスタ９７ｆのゲートが接続されている。トランジスタ９７ｅのソースは第１電源配線９８に接続され、トランジスタ９７ｅのドレインはトランジスタ９７ｆのドレインに接続され、トランジスタ９７ｅのバックゲートはトランジスタ９７ｅのソースに接続されている。トランジスタ９７ｆのソースは第２電源配線９９に接続され、トランジスタ９７ｆのバックゲートはトランジスタ９７ｆのソースに接続されている。トランジスタ９７ｅのドレインとトランジスタ９７ｆのドレインとが接続されたノードＮＡ５は、トランジスタ９７ｄのゲートに接続されている。
トランジスタ９７ａ，９７ｂ，９７ｃ，９７ｄのそれぞれのオン抵抗に基づきシュミットトリガ９７の２つの閾値が設定されている。なお、トランジスタ９７ａ，９７ｂ，９７ｃ，９７ｄのそれぞれのオン抵抗は、トランジスタ９７ａ，９７ｂ，９７ｃ，９７ｄのそれぞれのチャネル幅やチャネル長を適宜設定することにより決定される。
トランジスタ９３及びトランジスタ９４は、第１電源配線９８と第１中間配線９２ｄとの間に設けられている。トランジスタ９３及びトランジスタ９４は互いに直列に接続されている。トランジスタ９３の一例は、Ｐチャネル型ＭＯＳＦＥＴである。トランジスタ９４の一例は、Ｐチャネル型ＭＯＳＦＥＴである。トランジスタ９３のソースは第１電源配線９８に接続され、トランジスタ９３のドレインはトランジスタ９４のソースに接続され、トランジスタ９３のバックゲートはトランジスタ９３のソースに接続されている。トランジスタ９４のソースは第１中間配線９２ｄに接続され、トランジスタ９４のゲート及びバックゲートはトランジスタ９４のソースに接続されている。このトランジスタ９４は、ダイオード接続されており、アノードがトランジスタ９３に接続され、カソードが第１中間配線９２ｄに接続されたダイオードとして機能する。以下の説明において、トランジスタ９４を「第１ダイオード９４」とする場合がある。
ＮＡＮＤ回路９６は、４つのトランジスタ９６ａ〜９６ｄを有する。第１電源配線９８に接続される２つのトランジスタ９６ａ，９６ｂは、Ｐチャネル型ＭＯＳＦＥＴであり、互いに並列に接続されている。トランジスタ９６ｃ及びトランジスタ９６ｄは、Ｎチャネル型ＭＯＳＦＥＴであり、互いに直列に接続されている。入力信号Ｉはトランジスタ９６ａ，９６ｃのゲートに供給され、出力信号Ｙはトランジスタ９６ｂ，９６ｄのゲートに供給される。トランジスタ９６ａ，９６ｂのソースは第１電源配線９８に接続され、トランジスタ９６ａ，９６ｂのドレインはトランジスタ９６ｃのドレインに接続されている。トランジスタ９６ａのバックゲートは、トランジスタ９６ａのソースに接続されている。トランジスタ９６ｂのバックゲートは、トランジスタ９６ｂのソースに接続されている。トランジスタ９６ｃのソースはトランジスタ９６ｄのドレインに接続され、トランジスタ９６ｄのソースは第２電源配線９９に接続されている。トランジスタ９６ｃ，９６ｄのバックゲートは、トランジスタ９６ｄのソースに接続されている。トランジスタ９６ａ，９６ｂのドレインとトランジスタ９６ｃのドレインとの間のノードＮＡ３は、トランジスタ９３のゲートに接続されている。
ＮＡＮＤ回路９６は、入力信号Ｉと出力信号Ｙとに基づいてトランジスタ９３を動作させる。詳述すると、ＮＡＮＤ回路９６は、入力信号Ｉと出力信号Ｙがともにハイレベルのときにトランジスタ９３をオンし、入力信号Ｉと出力信号Ｙとの少なくとも一方がローレベルのときにトランジスタ９３をオフする。言い換えると、ＮＡＮＤ回路９６は、出力信号Ｙがハイレベルになってから入力信号Ｉがローレベルになるまでの期間、トランジスタ９３がオンする。
図５は、第１立下り遅延回路８２ｂの詳細な回路構成を示している。なお、第２立下り遅延回路８２ｃの回路構成も図５の回路構成と同様である。
第１立下り遅延回路８２ｂは、第１立下り遅延ＮＯＴ回路の一例であるＮＯＴ回路１０１．第２立下り遅延ＮＯＴ回路の一例であるＮＯＴ回路１０２、第２ダイオード１０３、放電用抵抗１０４、及びシュミットトリガ１０６を有する。第１電源配線９８と第２電源配線９９との間において、ＮＯＴ回路１０１、ＮＯＴ回路１０２、及びシュミットトリガ１０６は互いに並列に接続されている。このように、第１電源配線９８は、第１立下り遅延回路８２ｂにブースト電圧ＶＢを印加するようになっている。
ＮＯＴ回路１０１は、第２シフト済み信号を反転して第１立下り遅延信号としてＮＯＴ回路１０２に出力する。ＮＯＴ回路１０１は、トランジスタ１０１ａ及びトランジスタ１０１ｂを有する。トランジスタ１０１ａの一例はＰチャネル型ＭＯＳＦＥＴであり、トランジスタ１０１ｂの一例はＮチャネル型ＭＯＳＦＥＴである。トランジスタ１０１ａのソースは第１電源配線９８に接続され、トランジスタ１０１ａのドレインはトランジスタ１０１ｂのドレインに接続され、トランジスタ１０１ａのゲートはトランジスタ１０１ｂのゲートに接続され、トランジスタ１０１ａのバックゲートはトランジスタ１０１ａのソースに接続されている。トランジスタ１０１ｂのソースは第２電源配線９９に接続され、トランジスタ１０１ｂのバックゲートはトランジスタ１０１ｂのソースに接続されている。
ＮＯＴ回路１０２は、第１立下り遅延信号を反転して第２立下り遅延信号としてシュミットトリガ１０６に出力する。ＮＯＴ回路１０２は、トランジスタ１０２ａ、トランジスタ１０２ｂ、第２抵抗１０２ｃ、及びトランジスタ１０２ｅを有する。トランジスタ１０２ａの一例はＰチャネル型ＭＯＳＦＥＴであり、トランジスタ１０２ｂの一例はＮチャネル型ＭＯＳＦＥＴである。トランジスタ１０２ａのソースは第１電源配線９８に接続され、トランジスタ１０２ａのドレインはトランジスタ１０２ｂのドレインに電気的に接続され、トランジスタ１０２ａのゲートはトランジスタ１０２ｂのゲートに接続され、トランジスタ１０２ａのバックゲートはトランジスタ１０２ａのソースに接続されている。トランジスタ１０２ｂのソースは第２電源配線９９に接続され、トランジスタ１０２ｂのバックゲートはトランジスタ１０２ｂのソースに接続されている。トランジスタ１０２ａのゲート及びトランジスタ１０２ｂのゲートは、ＮＯＴ回路１０１のトランジスタ１０１ａのドレインとトランジスタ１０１ｂのドレインとが接続されたノードＮＢ１で接続されている。第２抵抗１０２ｃは、トランジスタ１０２ａとトランジスタ１０２ｂとの間に設けられている。トランジスタ１０２ｅは、第２中間配線１０２ｄと第２電源配線９９との間に設けられている。トランジスタ１０２ｅは、Ｎチャネル型ＭＯＳＦＥＴである。トランジスタ１０２ｅは、ゲートが第２中間配線１０２ｄに接続され、ドレイン及びソースが第２電源配線９９に接続されていることにより、ＭＯＳキャパシタとして機能している。以下の説明において、トランジスタ１０２ｅを「第２キャパシタ１０２ｅ」とする場合がある。
トランジスタ１０３及び放電用抵抗１０４は、ＮＯＴ回路１０２のトランジスタ１０２ａとトランジスタ１０２ｂとの間に設けられている。より詳細には、トランジスタ１０３及び放電用抵抗１０４は、ＮＯＴ回路１０２のトランジスタ１０２ａと第２抵抗１０２ｃとの間に設けられている。トランジスタ１０３の一例は、Ｐチャネル型ＭＯＳＦＥＴである。トランジスタ１０３のソースはトランジスタ１０２ａのドレインに接続され、トランジスタ１０３のドレインは第２抵抗１０２ｃに接続されている。また、トランジスタ１０３のゲート及びバックゲートは、トランジスタ１０３のドレインに接続されている。したがって、このトランジスタ１０３はダイオード接続されており、アノードをトランジスタ１０２ａに接続され、カソードを第２抵抗１０２ｃとの間のノードＮＢ２に接続されたダイオードとして機能する。以下の説明において、トランジスタ１０３を「第２ダイオード１０３」とする場合がある。放電用抵抗１０４は、第２ダイオード１０３と並列に接続されている。放電用抵抗１０４の第１端子は第２ダイオード１０３のアノードに接続され、放電用抵抗１０４の第２端子は第２ダイオード１０３のカソードに接続されている。放電用抵抗１０４の抵抗値と第２抵抗１０２ｃの抵抗値とは互いに異なる。一例では、放電用抵抗１０４の抵抗値は、第２抵抗１０２ｃの抵抗値よりも小さい。なお、放電用抵抗１０４及び第２抵抗１０２ｃの抵抗値は任意に変更可能である。
第２ダイオード１０３のカソードと第２抵抗１０２ｃとを接続するノードＮＢ２には、第２中間配線１０２ｄが接続されている。第２中間配線１０２ｄは、シュミットトリガ１０６に接続されている。これにより、ＮＯＴ回路１０２の出力信号がシュミットトリガ１０６に出力される。
シュミットトリガ１０６は、６つのトランジスタ１０６ａ〜１０６ｆを有する。トランジスタ１０６ａ，１０６ｅはＰチャネル型ＭＯＳＦＥＴであり、トランジスタ１０６ｂ〜１０６ｄ，１０６ｆはＮチャネル型ＭＯＳＦＥＴである。上述の第２中間配線１０２ｄは、トランジスタ１０６ａ，１０６ｂ，１０６ｃのゲートに接続されている。トランジスタ１０６ａのソースは第１電源配線９８に接続され、トランジスタ１０６ａのドレインはトランジスタ１０６ｂのドレインに接続され、トランジスタ１０６ｂのソースはトランジスタ１０６ｃのドレインに接続され、トランジスタ１０６ｃのソースは第２電源配線９９に接続されている。トランジスタ１０６ａのバックゲートはトランジスタ１０６ａのソースに接続されている。トランジスタ１０６ｂ，１０６ｃのバックゲートはトランジスタ１０６ｃのソースに接続されている。トランジスタ１０６ｃには、トランジスタ１０６ｄが並列に接続されている。トランジスタ１０６ｄのドレインは、トランジスタ１０６ｂのソースとトランジスタ１０６ｃのドレインが接続されたノードＮＢ５に接続され、トランジスタ１０６ｃのソースは第２電源配線９９に接続されている。
トランジスタ１０６ａのドレインとトランジスタ１０６ｂのドレインとが接続されたノードＮＢ３は、トランジスタ１０６ｅ，１０６ｆのゲートに接続されている。トランジスタ１０６ｅのソースは第１電源配線９８に接続され、トランジスタ１０６ｅのドレインはトランジスタ１０６ｆのドレインに接続され、トランジスタ１０６ｆのソースは第２電源配線９９に接続されている。トランジスタ１０６ｅのバックゲートはトランジスタ１０６ｅのソースに接続され、トランジスタ１０６ｆのバックゲートはトランジスタ１０６ｆのソースに接続されている。トランジスタ１０６ｅのドレインとトランジスタ１０６ｆのドレインとが接続されたノードＮＢ４は、トランジスタ１０６ｄのゲートに接続されている。
トランジスタ１０６ａ，１０６ｂ，１０６ｃ，１０６ｄのそれぞれのオン抵抗に基づきシュミットトリガ９７の２つの閾値が設定されている。なお、トランジスタ１０６ａ，１０６ｂ，１０６ｃ，１０６ｄのそれぞれのオン抵抗は、トランジスタ１０６ａ，１０６ｂ，１０６ｃ，１０６ｄのそれぞれのチャネル幅やチャネル長を適宜設定することにより決定される。
（フィルタ回路８０の動作）
次に、第１立上り遅延回路８２ａの動作について説明する。
図４に示す第１立上り遅延回路８２ａにおいて、ローレベル（スイッチ電圧ＶＳレベル）の入力信号Ｉが第１立上り遅延回路８２ａに入力された場合、ＮＯＴ回路９１のトランジスタ９１ａがオンされ、トランジスタ９１ｂがオフされるため、ノードＮＡ１の電位はハイレベルとなる。ＮＯＴ回路９２のトランジスタ９２ａがオフし、トランジスタ９２ｂがオンになるため、ノードＮＡ２の電位はローレベルとなる。これにより、第１中間配線９２ｄを介してローレベルの第２立上り遅延信号がシュミットトリガ９７に入力される。これにより、シュミットトリガ９７のトランジスタ９７ａがオンし、トランジスタ９７ｂ，９７ｃがそれぞれオフとなるため、トランジスタ９７ａに電流が流れ、ノードＮＡ４の電位が上昇する。すなわちハイレベルの第３立上り遅延信号がトランジスタ９７ｅ，９７ｆのゲートに入力される。これにより、トランジスタ９７ｅがオフされ、トランジスタ９７ｆがオンされ、ノードＮＡ５の電位はローレベルとなる。したがって、出力信号Ｙはローレベルとなる。
ＮＡＮＤ回路９６では、ローレベルの入力信号ＩによってＮＡＮＤ回路９６のトランジスタ９６ａがオンされ、トランジスタ９６ｃがオフされ、ローレベルの出力信号Ｙによってトランジスタ９６ｂがオンされ、トランジスタ９６ｄがオフされるため、トランジスタ９６ａ，９６ｂに電流が流れる。これにより、ＮＡＮＤ回路９６のトランジスタ９６ｂのドレインとトランジスタ９６ｃのドレインとが接続されたノードＮＡ３の電位が高くなり、トランジスタ９３をオフする。これにより、トランジスタ９３及び第１ダイオード９４を介して第１中間配線９２ｄに電流が流れない。したがって、第１中間配線９２ｄの電位はローレベルが維持される。
一方、ハイレベルの入力信号Ｉが立上り遅延回路８２ａに入力された場合、ＮＯＴ回路９１のトランジスタ９１ａがオフされ、トランジスタ９１ｂがオンされるため、ノードＮＡ１の電位はローレベルとなる。このノードＮＡ１の電位により、ＮＯＴ回路９２のトランジスタ９２ａがオンされ、トランジスタ９２ｂがオフされる。オンされたトランジスタ９２ａと第１抵抗９２ｃを介して第１キャパシタ９２ｅに電荷が蓄積され、第１抵抗９２ｃと第１キャパシタ９２ｅとの時定数によって第１中間配線９２ｄの電位が上昇する。第１中間配線９２ｄの電位がシュミットトリガ９７のしきい値電圧を越えると、トランジスタ９７ａがオフされ、トランジスタ９７ｂ，９７ｃがオンされ、ノードＮＡ４の電位がローレベルになる。ノードＮＡ４の電位により、トランジスタ９７ｅがオンされ、トランジスタ９７ｆがオフされるため、トランジスタ９７ｅに電流が流れ、出力信号Ｙはハイレベルとなる。
ＮＡＮＤ回路９６において、ハイレベルの入力信号Ｉによってトランジスタ９６ａがオフされ、トランジスタ９６ｃがオンされる。そして、ハイレベルの出力信号Ｙによって、トランジスタ９６ｂがオフされ、トランジスタ９６ｄがオンされる。直列接続されたトランジスタ９６ｃ，９６ｄがオンされるため、ノードＮＡ３の電位がローレベルとなる。このため、トランジスタ９３がオンされる。
入力信号Ｉがローレベルからハイレベルに変化するとき、ＮＯＴ回路９２のトランジスタ９２ａと第１抵抗９２ｃを介して流れる電流によって第１キャパシタ９２ｅが充電され、第１抵抗９２ｃ及び第１キャパシタ９２ｅによる時定数に従って第１中間配線９２ｄの電位が上昇する。そして、第１中間配線９２ｄの電圧が、シュミットトリガ９７のしきい値電圧を超えると、トランジスタ９７ａがオフされ、トランジスタ９７ｂ，９７ｃがオンされる。さらに、トランジスタ９７ｅがオンされ、トランジスタ９７ｆがオフされることにより、出力信号Ｙがハイレベルとなる。
入力信号Ｉがハイレベルからローレベルに変化するとき、ＮＯＴ回路９２のトランジスタ９２ｂにより第１キャパシタ９２ｅの電荷が第２電源配線９９に放電され、第１中間配線９２ｄの電位が速やかにローレベルとなる。そして、第１中間配線９２ｄの電位がシュミットトリガ９７のしきい値電圧以下となったときにトランジスタ９７ａがオンされ、トランジスタ９７ｂ，９７ｃがオフされる。さらに、トランジスタ９７ｅがオフされ、トランジスタ９７ｆがオンされることにより、出力信号Ｙがローレベルとなる。
このように、トランジスタ９７ａ〜９７ｃの動作タイミングを遅延することにより、入力信号Ｉがローレベルからハイレベルに変化するタイミングに対して出力信号Ｙがローレベルからハイレベルに変化するタイミング、すなわち出力信号Ｙの立上りが遅れるようになる。
次に、第１立下り遅延回路８２ｂの動作について説明する。
図５に示す第１立下り遅延回路８２ｂにおいて、ローレベルの入力信号Ｉが立下り遅延回路８２ｂに入力された場合、ＮＯＴ回路１０１のトランジスタ１０１ａがオンされ、トランジスタ１０１ｂがオフされるため、ノードＮＢ１はハイレベルとなる。このノードＮＢ１の電位により、ＮＯＴ回路１０２のトランジスタ１０２ａがオフされ、トランジスタ１０２ｂがオンされ、ノードＮＢ２の電位はローレベルとなる。すなわち、第２中間配線１０２ｄを介してローレベルの第２立下り遅延信号がシュミットトリガ１０６に入力される。これにより、第２中間配線１０２ｄに接続されたシュミットトリガ１０６のトランジスタ１０６ａがオンされ、トランジスタ１０６ｂ，１０６ｃがオフされ、トランジスタ１０６ａに電流が流れ、ノードＮＢ３の電位が上昇する。このため、ノードＮＢ３がゲートに接続されたトランジスタ１０６ｅがオフされ、トランジスタ１０６ｆがオンされることにより、出力信号Ｙは、ローレベルとなる。
一方、ハイレベルの入力信号Ｉが立下り遅延回路８２ｂに入力された場合、ＮＯＴ回路１０１のトランジスタ１０１ａがオフされ、トランジスタ１０１ｂがオンされるため、ノードＮＢ１の電位はローレベルとなる。このノードＮＢ１の電位により、ＮＯＴ回路１０２のトランジスタ１０２ａがオンされ、トランジスタ１０２ｂがオフされることにより、トランジスタ１０２ａと第２ダイオード１０３を介して第２キャパシタ１０２ｅに電荷が蓄積され、ノードＮＢ２の電位が上昇する。すなわち第２中間配線１０２ｄを介してハイレベルの第２立下り遅延信号がシュミットトリガ１０６に入力される。これにより、第２中間配線１０２ｄにゲートが接続されたトランジスタ１０６ａがオフされ、トランジスタ１０６ｂ，１０６ｃがオンされることにより、ノードＮＢ３の電位がローレベルとなる。このため、出力信号Ｙはハイレベルとなる。
入力信号Ｉがローレベルからハイレベルに変化するとき、ＮＯＴ回路１０２のトランジスタ１０２ａと第２ダイオード１０３とを介して第２中間配線１０２ｄの電位が速やかに上昇する。これにより、第２中間配線１０２ｄの電圧がシュミットトリガ１０６のしきい値電圧を超えると、トランジスタ１０６ａがオフされ、トランジスタ１０６ｂ，１０６ｃがオンされる。その結果、出力信号Ｙがローレベルからハイレベルへと変化する。
入力信号Ｉがハイレベルからローレベルに変化するとき、ＮＯＴ回路１０２のトランジスタ１０２ａがオフされ、トランジスタ１０２ｂがオンされる。このオンされたトランジスタ１０２ｂと第２抵抗１０２ｃとを介して第２キャパシタ１０２ｅの電荷が第２電源配線９９に放電される。このとき、第２中間配線１０２ｄの電位は、第２抵抗１０２ｃと第２キャパシタ１０２ｅとによる時定数に従って下降する。そして、第２中間配線１０２ｄの電圧が、シュミットトリガ１０６のしきい値電圧以下となったときにトランジスタ１０６ａがオンされ、トランジスタ１０６ｂ，１０６ｃがオフされる。その結果、出力信号Ｙがハイレベルからローレベルへと変化する。
このように、トランジスタ１０６ａ〜１０６ｃの動作タイミングを遅延することにより、入力信号Ｉがハイレベルからローレベルに変化するタイミングに対して出力信号Ｙがハイレベルからローレベルに変化するタイミング、すなわち出力信号Ｙの立下りが遅れるようになる。
（フィルタ処理）
図６は、フィルタ回路８０によるフィルタ処理が行われる場合における、各信号のタイミングチャートの一例を示している。図６では、信号ＳＡ及び信号ＳＢにおいて、オン信号ＳＯＮ及びオフ信号ＳＯＦＦに応じて正パルス（正規のパルス）Ｐ１及びＰ２が生じているが、これに加えて、誤パルスＰ３〜Ｐ６が生じている状況になっている。
図６に示すように、セット側の主信号ＳＡＡ（信号ＳＡに立上り遅延処理が施された信号）については、セット側のマスク信号ＳＢＢ（信号ＳＢに立下り遅延処理が施された信号）のパルス期間（図６の網掛けで示す期間）において、パルスがキャンセルされる。その結果、セット信号ＳＳＥＴには、誤パルスＰ３及びＰ４に基づくパルスは発生していない。また、リセット側の主信号ＳＢＡ（信号ＳＢに立上り遅延処理が施された信号）については、リセット側のマスク信号ＳＡＢ（信号ＳＡに立下り遅延処理が施された信号）のパルス期間（図６の網掛けで示す期間）において、パルスがキャンセルされる。その結果、リセット信号ＳＲＥＳＥＴには、誤パルスＰ５及びＰ６に基づくパルスは発生していない。
フィルタ回路８０によれば、このようなフィルタ処理がなされ、上述したような誤パルスによる上側出力信号ＨＯの誤信号の発生を回避させることが可能となっている。また主信号（信号ＳＡＡと信号ＳＢＡ）には立上り遅延処理が施されており、マスク信号（信号ＳＢＢと信号ＳＡＢ）には立下り遅延処理が施されている。そのため、主信号における誤パルスの期間が、マスク信号のパルスの期間から逸脱していても、この逸脱の度合が各遅延処理により得られた余裕分（遅延時間に応じて定まる）に収まっていれば、この誤パルスをキャンセルすることが可能となっている。これにより、フィルタ処理をより適切に（より確実に）行うことが可能となっている。
（誤信号の発生形態について）
これまでに説明したとおり、パワーモジュール１によれば、フィルタ回路８０が設けられており、シフト済み信号のパルスに起因する上側出力信号ＨＯの誤信号の発生を回避することが可能となっている。
ここで、フィルタ回路８０が設けられていないと仮定した場合の、上側出力信号ＨＯの誤信号の発生形態の幾つかの例について、図７〜図１０の各タイミングチャートを例示しながら説明する。なお、これらのタイミングチャートはいずれも、下側入力信号ＬＩＮ、上側入力信号ＨＩＮ、ブースト電圧ＶＢ、スイッチ電圧ＶＳ、セット信号ＳＳＥＴ、リセット信号ＳＲＥＳＥＴ、ＲＳフリップフロップ回路２６の出力信号ＳＱ、及び上側出力信号ＨＯについてのタイミングチャートである。
図７は、上側スイッチ駆動部２０のオン時に、高いｄＶＳ／ｄｔ（＞０）の電圧変化が生じたときのタイミングチャートを例示している。図７に示すように、スイッチ電圧ＶＳの変化にともなってブースト電圧ＶＢが急峻に変化すると、トランジスタ７１及びトランジスタ７２の寄生容量への充電に起因し、セット信号ＳＳＥＴ及びリセット信号ＳＲＥＳＥＴの立上りが遅れる。この遅延の度合は、寄生容量の差によって異なる。また抵抗７３及び抵抗７４のばらつきによっても、立上りの遅延の度合が異なることがある。
このような遅延度合の差により、セット信号ＳＳＥＴがＦＦ閾値（ＲＳフリップフロップ回路２６が信号変化を認識する電圧の閾値）に達するタイミングと、リセット信号ＳＲＥＳＥＴがＦＦ閾値に達するタイミングとにずれが生じる。図７に示すように、セット信号ＳＳＥＴがＦＦ閾値に達すると、図７の太線で示すように、上側出力信号ＨＯはハイレベルに保たれるのが正規であるところ、ローレベルに落ちてしまう。このようにして、上側出力信号ＨＯの誤信号が発生することになる。
図８は、上側スイッチ駆動部２０の回生時に、高いｄＶＳ／ｄｔ（＞０）の電圧変化が生じたときのタイミングチャートを例示している。図８に示すように、スイッチ電圧ＶＳの変化にともなってブースト電圧ＶＢが急峻に変化すると、図７の場合と同様に、セット信号ＳＳＥＴがＦＦ閾値に達するタイミングと、リセット信号ＳＲＥＳＥＴがＦＦ閾値に達するタイミングとにずれが生じる。
図８に示すように、リセット信号ＳＲＥＳＥＴがＦＦ閾値に達すると、図８の太線で示すように、上側出力信号ＨＯはローレベルに保たれるのが正規であるところ、ハイレベルに変化してしまう。このようにして、上側出力信号ＨＯの誤信号が発生することになる。なお、上側出力信号ＨＯがハイレベルに変化した後、下側入力信号ＬＩＮがハイレベルになると、上下アームの短絡によりパワーモジュールが破損するおそれがある。
図９は、ｄＶＳ／ｄｔ（＜０）の電圧変化が生じたとき（特に寄生容量の差に着目する場合）のタイミングチャートを例示している。図９に示すように、スイッチ電圧ＶＳの変化にともなってブースト電圧ＶＢが急峻に変化して負電圧にアンダーシュートすると、トランジスタ７１及びトランジスタ７２のボディダイオードに順バイアスがかかり、その後、逆バイアスがかかったときにＶＢ端子から逆回復電流が流れる。
このとき、セット信号ＳＳＥＴ及びリセット信号ＳＲＥＳＥＴの立上りは、トランジスタ７１及びトランジスタ７２の寄生容量への充電に起因して遅れる。この遅延の度合は、寄生容量の差によって異なる。また抵抗７３及び抵抗７４のばらつきによっても、立上りの遅延の度合が異なることがある。
このような遅延度合の差により、セット信号ＳＳＥＴがＦＦ閾値に達するタイミングと、リセット信号ＳＲＥＳＥＴがＦＦ閾値に達するタイミングとにずれが生じる。図９に示すように、リセット信号ＳＲＥＳＥＴがＦＦ閾値に達すると、図９の太線で示すように、上側出力信号ＨＯはローレベルに保たれるのが正規であるところ、ハイレベルに変化してしまう。このように、上側出力信号ＨＯの誤信号が発生することになる。
図１０は、ｄＶＳ／ｄｔ（＜０）の電圧変化が生じたとき（特に寄生ダイオードの影響に着目する場合）のタイミングチャートを例示している。図１０に示すように、スイッチ電圧ＶＳの変化にともなってブースト電圧ＶＢが急峻に変化して負電圧にアンダーシュートすると、トランジスタ７１及びトランジスタ７２のボディダイオードに順バイアスがかかり、その後、逆バイアスがかかったときにＶＢ端子から逆回復電流が流れる。
このとき、セット信号ＳＳＥＴ及びリセット信号ＳＲＥＳＥＴの立上りは、トランジスタ７１及びトランジスタ７２の寄生容量への充電に起因して遅れる。ここで、双方の寄生容量が同等であるとしても、トランジスタ７１側にのみ逆回復電流が流れた場合、寄生ダイオードの影響により立上りの遅延の度合が異なる。そのため、図９の場合と同様の形態により、上側出力信号ＨＯの誤信号が発生することになる。
この点、パワーモジュール１によれば、フィルタ回路８０が設けられているため、上述したいずれの形態による上側出力信号ＨＯの誤信号の発生についても、回避することができる。
なお、スイッチ電圧ＶＳの急峻な変化は、パワーモジュール１のアーム出力を高速にスイッチングするほど発生し易くなる。そのため、従来は上述したような誤信号の発生を抑えるように、このスイッチング速度を落とすようにしていた。しかしこの場合には、スイッチング損失が増大し、インバータの効率が低下するという欠点がある。この点、本実施形態のパワーモジュール１によれば、誤信号の発生を回避する手段を有しているため、アーム出力の高速スイッチングが可能となり、インバータの効率向上を図ることができる。
（作用）
本実施形態の作用について説明する。
例えば、下側スイッチング素子１０Ｌがオンからオフに変化すると、ブートキャパシタ５２を介して配線５４に逆回復電流が流れ、配線５４のインダクタンスに起因してＶＢ端子にサージ電圧が発生する場合がある。このような場合以外でも、ＶＢ端子には、サージ電圧が発生する場合があり、このサージ電圧に起因して上側出力信号ＨＯの誤信号が発生するおそれがある。
この点、本実施形態のパワーモジュール１では、各立上り遅延回路８２ａ，８２ｄの出力信号Ｙがハイレベルになってから入力信号Ｉがローレベルに変化するまでの期間において、トランジスタ９３がオンしている。そして、トランジスタ９３と第１中間配線９２ｄとの間に第１ダイオード９４が設けられ、第１ダイオード９４のアノードがトランジスタ９３に接続され、第１ダイオード９４のカソードが第１中間配線９２ｄに接続されている。このため、第１中間配線９２ｄの電圧は、ブースト電圧ＶＢが上昇する場合にそのブースト電圧ＶＢに追従して上昇し、ブースト電圧ＶＢが下降する場合に追従が抑制される。したがって、ブースト電圧ＶＢの変動に起因してシュミットトリガ９７の出力信号（第３立上り遅延信号）が論理反転することが抑制される。
また、本実施形態のパワーモジュール１では、各立下り遅延回路８２ｂ，８２ｃの出力信号Ｙがハイレベルの間、ＮＯＴ回路１０２のトランジスタ１０２ａがオンしている。そして、トランジスタ１０２ａと第２中間配線１０２ｄとの間に第２ダイオード１０３が設けられ、第２ダイオード１０３のアノードがトランジスタ１０２ａに接続され、第２ダイオード１０３のカソードが第２中間配線１０２ｄに接続されている。このため、第２中間配線１０２ｄの電圧は、ブースト電圧ＶＢが上昇する場合にそのブースト電圧ＶＢに追従して上昇し、ブースト電圧ＶＢが下降する場合に追従が抑制される。したがって、ブースト電圧ＶＢの変動に起因してシュミットトリガ１０６の出力信号（第３立下り遅延信号）が論理反転することが抑制される。
図１１は、入力信号Ｉがローレベルの場合において、ブースト電圧ＶＢがサージ電圧によって所定電圧から下降→上昇→下降→上昇のように変動した場合のフィルタ回路８０内の電圧の推移を示している。
上述のフィルタ回路８０の動作で説明したとおり、入力信号Ｉがローレベルの場合、各立上り遅延回路８２ａ，８２ｄでは、第１立上り遅延信号（ノードＮＡ１）がハイレベルとなり、第２立上り遅延信号（ノードＮＡ２）がローレベルとなり、出力信号Ｙがローレベルとなる。ＮＡＮＤ回路９６のトランジスタ９６ｃ，９６ｄがオフとなるため、ノードＮＢ３の電位がハイレベルとなりトランジスタ９３がオフとなる。したがって、トランジスタ９３を介して第１中間配線９２ｄに電流が流れない。一方、ノードＮＡ２の電位がローレベルであるため、トランジスタ９２ａを介して第１中間配線９２ｄに電流が流れない。このため、第１中間配線９２ｄは、ブースト電圧ＶＢの影響を受けることなく、ローレベルを維持する。
また各立下り遅延回路８２ｂ，８２ｃでは、入力信号Ｉがローレベルの場合、第１立下り遅延信号（ノードＮＢ１）がハイレベルとなり、第２立下り遅延信号（ノードＮＢ２、第２中間配線１０２ｄ）がローレベルとなり、第３立下り遅延信号（ノードＮＢ４）がローレベルとなり、出力信号Ｙがハイレベルとなる。このため、第２中間配線１０２ｄに電流が流れないため、第２中間配線１０２ｄは、ブースト電圧ＶＢの影響を受けることなく、ローレベルを維持する。
図１２は、入力信号Ｉがハイレベルの場合において、ブースト電圧ＶＢがサージ電圧によって所定電圧から下降→上昇→下降→上昇のように変動した場合のフィルタ回路８０内の電圧の推移を示している。
上述のフィルタ回路８０の動作で説明したとおり、入力信号Ｉがハイレベルの場合、各立上り遅延回路８２ａ，８２ｄでは、第１立上り遅延信号（ノードＮＡ１）がローレベルとなり、第２立上り遅延信号（ノードＮＡ２）がハイレベルとなり、出力信号Ｙがハイレベルとなる。ハイレベルの入力信号Ｉと出力信号Ｙとにより、ＮＡＮＤ回路９６のトランジスタ９６ａ，９６ｂがオフされ、トランジスタ９６ｃ，９６ｄがオンされ、トランジスタ９３がオンされる。トランジスタ９３と第１中間配線９２ｄとの間に第１ダイオード９４が設けられている。このため、ブースト電圧ＶＢが下降する場合、第１ダイオード９４によって第１中間配線９２ｄから第１電源配線９８への逆流が抑制され、ブースト電圧ＶＢの下降に対して第１中間配線９２ｄの電位は追従し難い。一方、ブースト電圧ＶＢが上昇する場合、トランジスタ９３と第１ダイオード９４を介して第１電源配線９８から第１中間配線９２ｄに電流が流れ、第１中間配線９２ｄの電位が上昇する。このように、ブースト電圧ＶＢの上昇に対して第１中間配線９２ｄの電位が追従する。
ここで、本実施形態に対する比較例の立上り遅延回路の動作について説明する。
比較例の立上り遅延回路は、本実施形態の立上り遅延回路８２ａ，８２ｄのトランジスタ９３と第１ダイオード９４を有していない。この比較例の立上り遅延回路では、ブースト電圧ＶＢが下降した場合、第１キャパシタ９２ｅの蓄積電荷によって第１中間配線９２ｄの電位が第１抵抗９２ｃ及びトランジスタ９２ａを介して第１電源配線９８に放電され、第１中間配線９２ｄの電位は、ブースト電圧ＶＢに追従して下降する。その後、ブースト電圧ＶＢが上昇すると、第１電源配線９８からトランジスタ９２ａと第１抵抗９２ｃを介して第１中間配線９２ｄに電流が流れる。この場合、第１中間配線９２ｄに接続された第１キャパシタ９２ｅにより、ブースト電圧ＶＢの上昇に対して第１中間配線９２ｄの上昇が遅れる。この場合、上昇したブースト電圧ＶＢが供給されるシュミットトリガ９７において、入力信号レベルとなる第１中間配線９２ｄの電位がシュミットトリガ９７のしきい値電圧以下となると、それによってトランジスタ９７ａがオンする。その結果、出力信号Ｙがローレベルとなり、論理反転が生じる。
上述した比較例の立上り遅延回路に対して、本実施形態の立上り遅延回路８２ａ，８２ｄでは、第１中間配線９２ｄの電位は、ブースト電圧ＶＢの下降に対して追従し難く、ブースト電圧ＶＢの上昇に対して追従する。このため、シュミットトリガ９７における誤動作が抑制され、論理反転が抑制される。
なお、サージ電圧によるブースト電圧ＶＢの変動が終了したとき、ブースト電圧ＶＢの上昇により所定電圧よりも第１中間配線９２ｄの電圧が高くなる場合がある。この場合、第１電源配線９８に向かって第１中間配線９２ｄから第１抵抗９２ｃとトランジスタ９２ａを介して放電され、第１中間配線９２ｄの電位は第１電源配線９８のレベル、つまりブースト電圧ＶＢレベルまで低下する。
また各立下り遅延回路８２ｂ，８２ｃでは、入力信号Ｉがハイレベルの場合、第１立下り遅延信号（ノードＮＢ１）がローレベルとなり、第２立下り遅延信号（ノードＮＢ２、第２中間配線１０２ｄ）がハイレベルとなり、第３立下り遅延信号（ノードＮＢ４）がローレベルとなり、出力信号Ｙがローレベルとなる。トランジスタ１０２ａと第２中間配線１０２ｄとの間に第２ダイオード１０３が設けられている。このため、ブースト電圧ＶＢが下降する場合、第２ダイオード１０３によって第２中間配線１０２ｄから第１電源配線９８への逆流が抑制され、ブースト電圧ＶＢの下降に対して第２中間配線１０２ｄの電位は追従し難い。一方、ブースト電圧ＶＢが上昇する場合、第２ダイオード１０３を介して第１電源配線９８から第２中間配線１０２ｄに流れ、第２中間配線１０２ｄの電位が上昇する。このように、ブースト電圧ＶＢの上昇に対して第２中間配線１０２ｄの電位が追従する。
ここで、本実施形態に対する比較例の立下り遅延回路の動作について説明する。
比較例の立下り遅延回路は、本実施形態の立下り遅延回路８２ｂ，８２ｃの第２ダイオード１０３を有していない。この比較例の立下り遅延回路では、上述した立上り遅延回路８２ａ，８２ｄと同様に、第２中間配線１０２ｄの電位により、シュミットトリガ１０６が誤動作して、出力信号Ｙにおいて論理反転が生じる。上述した比較例の立下り遅延回路に対し、本実施形態の立下り遅延回路８２ｂ，８２ｃでは、第２中間配線１０２ｄの電位は、ブースト電圧ＶＢの下降に対して追従し難く、ブースト電圧ＶＢの上昇に対して追従する。このため、シュミットトリガ１０６における誤動作が抑制され、論理反転が抑制される。
なお、サージ電圧によるブースト電圧ＶＢの変動が終了したとき、ブースト電圧ＶＢの上昇により所定電圧よりも第２中間配線１０２ｄの電圧が高くなる場合がある。この場合、第１電源配線９８に向かって第２中間配線１０２ｄから放電用抵抗１０４とトランジスタ１０２ａとを介して放電され、第２中間配線１０２ｄの電位は第１電源配線９８のレベル、つまりブースト電圧ＶＢレベルまで低下する。
このように、ブースト電圧ＶＢが変動したとしても、上述のように各立上り遅延回路８２ａ，８２ｄ及び各立下り遅延回路８２ｂ，８２ｃはそれぞれブースト電圧ＶＢの変動に起因してシュミットトリガ９７，１０６内の信号の論理反転が発生しないため、上側出力信号ＨＯの誤信号の発生を抑制することができる。
本実施形態によれば、以下の効果が得られる。
（１）各立上り遅延回路８２ａ，８２ｄのＮＯＴ回路９２の第１中間配線９２ｄと、第１電源配線９８との間には、トランジスタ９３及び第１ダイオード９４が設けられている。トランジスタ９３をオンすることにより、各立上り遅延回路８２ａ，８２ｄにハイレベルの入力信号Ｉが入力された場合にブースト電圧ＶＢが下降する側に変動したときに第１中間配線９２ｄの電位が追従せず、ブースト電圧ＶＢが上昇する側に変動したときに第１中間配線９２ｄの電位が追従する。このため、シュミットトリガ９７内の信号が論理反転することを抑制し、出力信号Ｙの論理反転を抑制できる。また、各立下り遅延回路８２ｂ，８２ｃのＮＯＴ回路１０２の第２中間配線１０２ｄと、トランジスタ１０２ａとの間には、第２ダイオード１０３が設けられている。これにより、各立下り遅延回路８２ｂ，８２ｃにハイレベルの入力信号Ｉが入力された場合にブースト電圧ＶＢが下降する側に変動したときに第２中間配線１０２ｄの電位が追従せず、ブースト電圧ＶＢが上昇する側に変動したときに第２中間配線１０２ｄの電位が追従する。このため、シュミットトリガ１０６内の信号が論理反転することを抑制し、出力信号Ｙの論理反転を抑制できる。このように、各立上り遅延回路８２ａ，８２ｄ及び各立下り遅延回路８２ｃ，８２ｄのそれぞれの出力信号Ｙの論理反転が抑制されるため、ブースト電圧ＶＢの変動に起因する上側出力信号ＨＯの誤信号の発生を抑制することができる。
（２）各立上り遅延回路８２ａ，８２ｄは、ＮＯＴ回路９１の第１立上り遅延信号が入力されるＮＯＴ回路９２を有する。これにより、ローレベルの入力信号Ｉが入力された場合に第１電源配線９８から第１中間配線９２ｄに電流が流れないため、第１中間配線９２ｄはブースト電圧ＶＢの影響を受けない。したがって、ブースト電圧ＶＢの変動に起因する上側出力信号ＨＯの誤信号の発生を抑制することができる。また各立下り遅延回路８２ｂ，８２ｃは、ＮＯＴ回路１０１の第１立下り遅延信号が入力されるＮＯＴ回路１０２を有する。これにより、ローレベルの入力信号Ｉが入力された場合に第１電源配線９８から第２中間配線１０２ｄに電流が流れないため、第２中間配線１０２ｄはブースト電圧ＶＢの影響を受けない。したがって、ブースト電圧ＶＢの変動に起因する上側出力信号ＨＯの誤信号の発生を抑制することができる。
（３）各立下り遅延回路８２ｂ，８２ｃには、放電用抵抗１０４が第２ダイオード１０３と並列に設けられている。このため、第２中間配線１０２ｄの電位がブースト電圧ＶＢの上昇側への変動に追従した後、放電用抵抗１０４を介して放電することにより第２中間配線１０２ｄの電位を下げることができる。
（パワーモジュール１の適用例）
図１３〜図１５を参照して、パワーモジュール１を適用する回路を例示して説明する。
パワーモジュール１は、Ｈブリッジ型コンバータに適用することができる。図１３は、Ｈブリッジ型コンバータの一例であるＨブリッジ型昇降圧コンバータ回路（以下、単に「コンバータ回路２００」）の回路構成を示している。
コンバータ回路２００は、第１インバータ部２０１、第２インバータ部２０２、入力キャパシタ２０３、出力キャパシタ２０４、インダクタンス２０５、及びゲート駆動回路２０６を備え、入力電圧Ｖｉを出力電圧Ｖｏに昇降圧する。
第１インバータ部２０１は、上側スイッチング素子２０１Ｕ及び下側スイッチング素子２０１Ｌを有する。上側スイッチング素子２０１Ｕのソース端子と下側スイッチング素子２０１Ｌのドレイン端子とは電気的に接続されている。第１インバータ部２０１は、入力キャパシタ２０３と並列に接続されている。詳述すると、上側スイッチング素子２０１Ｕのドレイン端子は入力キャパシタ２０３の第１端子に電気的に接続され、下側スイッチング素子２０１Ｌのソース端子は入力キャパシタ２０３の第２端子に電気的に接続されている。
第２インバータ部２０２は、上側スイッチング素子２０２Ｕ及び下側スイッチング素子２０２Ｌを有する。上側スイッチング素子２０２Ｕのソース端子と下側スイッチング素子２０２Ｌのドレイン端子とは電気的に接続されている。第２インバータ部２０２は、出力キャパシタ２０４と並列に接続されている。詳述すると、上側スイッチング素子２０２Ｕのドレイン端子は出力キャパシタ２０４の第１端子に電気的に接続され、下側スイッチング素子２０２Ｌのソース端子は出力キャパシタ２０４の第２端子に電気的に接続されている。
インダクタンス２０５は、第１インバータ部２０１及び第２インバータ部２０２に接続されている。詳述すると、インダクタンス２０５の第１端子は第１インバータ部２０１における上側スイッチング素子２０１Ｕのソース端子と下側スイッチング素子２０１Ｌのドレイン端子との接続点に接続されている。インダクタンス２０５の第２端子は第２インバータ部２０２における上側スイッチング素子２０２Ｕのソース端子と下側スイッチング素子２０２Ｌのドレイン端子との接続点に接続されている。
ゲート駆動回路２０６は、各スイッチング素子２０１Ｕ，２０１Ｌ，２０２Ｕ，２０２Ｌのゲート端子にそれぞれ電気的に接続されている。ゲート駆動回路２０６は、各スイッチング素子２０１Ｕ，２０１Ｌ，２０２Ｕ，２０２Ｌのオンオフを制御する。
パワーモジュール１は、図１４に示すフルブリッジ型インバータ回路（以下、単に「インバータ回路２１０」）に適用することができる。インバータ回路２１０は、第１インバータ部２１１、第２インバータ部２１２、入力キャパシタ２１３、及びゲート駆動回路２１４を備え、入力電圧Ｖｉを、第１インバータ部２１１と第２インバータ部２１２との間の出力電圧Ｖｏに変換する。
第１インバータ部２１１は、上側スイッチング素子２１１Ｕ及び下側スイッチング素子２１１Ｌを有する。上側スイッチング素子２１１Ｕのソース端子と下側スイッチング素子２１１Ｌのドレイン端子とは電気的に接続されている。第１インバータ部２１１は、入力キャパシタ２１３と並列に接続されている。詳述すると、上側スイッチング素子２１１Ｕのドレイン端子は入力キャパシタ２１３の第１端子に電気的に接続され、下側スイッチング素子２１１Ｌのソース端子は入力キャパシタ２１３の第２端子に電気的に接続されている。
第２インバータ部２１２は、上側スイッチング素子２１２Ｕ及び下側スイッチング素子２１２Ｌを有する。上側スイッチング素子２１２Ｕのソース端子と下側スイッチング素子２１２Ｌのドレイン端子とは電気的に接続されている。第２インバータ部２１２は、第１インバータ部２１１と並列に接続されている。詳述すると、上側スイッチング素子２１２Ｕのドレイン端子は上側スイッチング素子２１１Ｕのドレイン端子に電気的に接続され、下側スイッチング素子２１２Ｌのソース端子は下側スイッチング素子２１１Ｌのソース端子に電気的に接続されている。出力電圧Ｖｏは、上側スイッチング素子２１１Ｕのソース端子と下側スイッチング素子２１１Ｌのドレイン端子との接続点と、上側スイッチング素子２１２Ｕのソース端子と下側スイッチング素子２１２Ｌのドレイン端子との接続点との間から得られる電圧で規定されている。
ゲート駆動回路２１４は、各スイッチング素子２１１Ｕ，２１１Ｌ，２１２Ｕ，２１２Ｌのゲート端子にそれぞれ電気的に接続されている。ゲート駆動回路２１４は、各スイッチング素子２１１Ｕ，２１１Ｌ，２１２Ｕ，２１２Ｌのオンオフを制御する。
パワーモジュール１は、図１５に示す３相交流インバータ回路（以下、単に「３相インバータ回路２２０」）に適用することができる。
３相インバータ回路２２０は、３相交流モータ（以下、単に「モータ２２７」）のＵ相、Ｖ相、及びＷ相のコイルに電気的に接続されたパワー駆動部２２１、パワー駆動部２２１を制御するゲート駆動回路２２５、及びパワー駆動部２２１と電源ＥＳとに接続されたコンバータ部２２６を備える。コンバータ部２２６は、正側電力端子ＥＰ及び負側電力端子ＥＮを有する。
パワー駆動部２２１は、モータ２２７のＵ相、Ｖ相、及びＷ相のコイルに供給する電力を制御する。パワー駆動部２２１は、Ｕ相インバータ部２２２、Ｖ相インバータ部２２３、及びＷ相インバータ部２２４を有する。Ｕ相インバータ部２２２、Ｖ相インバータ部２２３、及びＷ相インバータ部２２４は、正側電力端子ＥＰと負側電力端子ＥＮとの間において互いに並列に接続されている。
Ｕ相インバータ部２２２は、上側スイッチング素子２２２Ｕ及び下側スイッチング素子２２２Ｌを有する。上側スイッチング素子２２２Ｕのドレイン端子は正側電力端子ＥＰに電気的に接続されている。上側スイッチング素子２２２Ｕのソース端子と下側スイッチング素子２２２Ｌのドレイン端子とは電気的に接続されている。下側スイッチング素子２２２Ｌのソース端子は負側電力端子ＥＮに接続されている。上側スイッチング素子２２２Ｕにはスナバダイオード２２２Ａが逆並列に接続され、下側スイッチング素子２２２Ｌにはスナバダイオード２２２Ｂが逆並列に接続されている。詳述すると、スナバダイオード２２２Ａのアノードが上側スイッチング素子２２２Ｕのソース端子に電気的に接続され、スナバダイオード２２２Ａのカソードが上側スイッチング素子２２２Ｕのドレイン端子に電気的に接続されている。スナバダイオード２２２Ｂのアノードが下側スイッチング素子２２２Ｌのソース端子に電気的に接続され、スナバダイオード２２２Ｂのカソードが下側スイッチング素子２２２Ｌのドレイン端子に電気的に接続されている。
Ｖ相インバータ部２２３は、上側スイッチング素子２２３Ｕ及び下側スイッチング素子２２３Ｌを有する。上側スイッチング素子２２３Ｕのドレイン端子は正側電力端子ＥＰに電気的に接続されている。上側スイッチング素子２２３Ｕのソース端子と下側スイッチング素子２２３Ｌのドレイン端子とは電気的に接続されている。下側スイッチング素子２２３Ｌのソース端子は負側電力端子ＥＮに接続されている。上側スイッチング素子２２３Ｕにはスナバダイオード２２３Ａが逆並列に接続され、下側スイッチング素子２２３Ｌにはスナバダイオード２２３Ｂが逆並列に接続されている。詳述すると、スナバダイオード２２３Ａのアノードが上側スイッチング素子２２３Ｕのソース端子に電気的に接続され、スナバダイオード２２３Ａのカソードが上側スイッチング素子２２３Ｕのドレイン端子に電気的に接続されている。スナバダイオード２２３Ｂのアノードが下側スイッチング素子２２３Ｌのソース端子に電気的に接続され、スナバダイオード２２３Ｂのカソードが下側スイッチング素子２２３Ｌのドレイン端子に電気的に接続されている。
Ｗ相インバータ部２２４は、上側スイッチング素子２２４Ｕ及び下側スイッチング素子２２４Ｌを有する。上側スイッチング素子２２４Ｕのドレイン端子は正側電力端子ＥＰに電気的に接続されている。上側スイッチング素子２２４Ｕのソース端子と下側スイッチング素子２２４Ｌのドレイン端子とは電気的に接続されている。下側スイッチング素子２２４Ｌのソース端子は負側電力端子ＥＮに接続されている。上側スイッチング素子２２４Ｕにはスナバダイオード２２４Ａが逆並列に接続され、下側スイッチング素子２２４Ｌにはスナバダイオード２２４Ｂが逆並列に接続されている。詳述すると、スナバダイオード２２４Ａのアノードが上側スイッチング素子２２４Ｕのソース端子に電気的に接続され、スナバダイオード２２４Ａのカソードが上側スイッチング素子２２４Ｕのドレイン端子に電気的に接続されている。スナバダイオード２２４Ｂのアノードが下側スイッチング素子２２４Ｌのソース端子に電気的に接続され、スナバダイオード２２４Ｂのカソードが下側スイッチング素子２２４Ｌのドレイン端子に電気的に接続されている。
ゲート駆動回路２２５は、各スイッチング素子２２２Ｕ，２２２Ｌ，２２３Ｕ，２２３Ｌ，２２４Ｕ，２２４Ｌのゲート端子にそれぞれ電気的に接続されている。ゲート駆動回路２２５は、各スイッチング素子２２２Ｕ，２２２Ｌ，２２３Ｕ，２２３Ｌ，２２４Ｕ，２２４Ｌのオンオフを制御する。
（変形例）
上記実施形態に関する説明は、本発明に従うパワーモジュールが取り得る形態の例示であり、その形態を制限することを意図していない。本発明に従うパワーモジュールは、上記実施形態以外に例えば以下に示される変形例、及び相互に矛盾しない少なくとも２つの変形例が組み合せられた形態を取り得る。
・上記実施形態において、レベルシフタ７０の構成は任意に変更可能である。一例では、図１６に示すように、レベルシフタ７０は、逆流防止用ダイオード７５を有する。逆流防止用ダイオード７５は、そのアノード側が各トランジスタ７１，７２のソース及びバックゲートに接続され、そのカソード側が接地端ＧＮＤに接続されている。この構成によれば、逆流防止用ダイオード７５が設けられており、レベルシフタ７０での逆回復電流に起因する上側出力信号ＨＯの誤信号の発生を回避することができる。
・上記実施形態において、第１中間配線９２ｄに第１電源配線９８からの電流の供給をオンオフするスイッチは、トランジスタ９３以外の構成のスイッチであってもよい。
・上記実施形態において、第１ダイオード９４及び第２ダイオード１０３はそれぞれ、ダイオード接続ＭＯＳ以外の構成のダイオードであってもよい。
・上記実施形態において、第１キャパシタ９２ｅ及び第２キャパシタ１０２ｅはそれぞれ、ＭＯＳキャパシタ以外の構成のコンデンサであってもよい。
・上記実施形態において、各立下り遅延回路８２ｂ，８２ｃにＮＯＴ回路を追加してもよい。この場合、フィルタ回路８０は、立下り遅延回路８２ｂ，８２ｃとＲＳフリップフロップ回路２６との間のＮＯＴ回路８４ａ，８４ｂが省略される。
・図１３に示すコンバータ回路２００において、ゲート駆動回路２０６は、上側ゲート駆動回路及び下側ゲート駆動回路を含んで構成されてもよい。上側ゲート駆動回路は、第１インバータ部２０１の上側スイッチング素子２０１Ｕ及び第２インバータ部２０２の上側スイッチング素子２０２Ｕのオンオフを制御する。下側ゲート駆動回路は、第１インバータ部２０１の下側スイッチング素子２０１Ｌ及び第２インバータ部２０２の下側スイッチング素子２０２Ｌのオンオフを制御する。上側ゲート駆動回路及び下側ゲート駆動回路はそれぞれ、１チップとして形成されてもよい。
・図１４に示すインバータ回路２１０において、ゲート駆動回路２１４は、上側ゲート駆動回路及び下側ゲート駆動回路を含んで構成されてもよい。上側ゲート駆動回路は、第１インバータ部２１１の上側スイッチング素子２１１Ｕ及び第２インバータ部２１２の上側スイッチング素子２１２Ｕのオンオフを制御する。下側ゲート駆動回路は、第１インバータ部２１１の下側スイッチング素子２１１Ｌ及び第２インバータ部２１２の下側スイッチング素子２１２Ｌのオンオフを制御する。上側ゲート駆動回路及び下側ゲート駆動回路はそれぞれ、１チップとして形成されてもよい。
・図１５に示す３相インバータ回路２２０において、ゲート駆動回路２１４は、上側ゲート駆動回路及び下側ゲート駆動回路を含んで構成されてもよい。上側ゲート駆動回路は、Ｕ相インバータ部２２２の上側スイッチング素子２２２Ｕ、Ｖ相インバータ部２２３の上側スイッチング素子２２３Ｕ、及びＷ相インバータ部２２４の上側スイッチング素子２２４Ｕのオンオフを制御する。下側ゲート駆動回路は、Ｕ相インバータ部２２２の下側スイッチング素子２２２Ｌ、Ｖ相インバータ部２２３の下側スイッチング素子２２３Ｌ、及びＷ相インバータ部２２４の下側スイッチング素子２２４Ｌのオンオフを制御する。上側ゲート駆動回路及び下側ゲート駆動回路はそれぞれ、１チップとして形成されてもよい。
１…パワーモジュール２…スイッチ駆動装置１０Ｕ…上側スイッチング素子（スイッチング素子）２０…上側スイッチ駆動部（スイッチ駆動装置）２７…ドライバ２６…ＲＳフリップフロップ回路７０…レベルシフタ（信号伝達回路）８０…フィルタ回路（信号伝達回路）８２ａ…第１立上り遅延回路８２ｂ…第１立下り遅延回路８２ｃ…第２立下り遅延回路８２ｄ…第２立上り遅延回路８３ａ…ＮＡＮＤ回路（第１論理回路）８３ｂ…ＮＡＮＤ回路（第２論理回路）９１…ＮＯＴ回路（第１立上り遅延ＮＯＴ回路）９２…ＮＯＴ回路（第２立上り遅延ＮＯＴ回路）９２ｄ…第１中間配線９２ｃ…第１抵抗９２ｅ…第１キャパシタ９３…トランジスタ（スイッチ）９４…第１ダイオード９６…ＮＡＮＤ回路９７…シュミットトリガ（第１シュミットトリガ）９８…第１電源配線９９…第２電源配線１０１…ＮＯＴ回路（第１立下り遅延ＮＯＴ回路）１０２…ＮＯＴ回路（第２立下り遅延ＮＯＴ回路）１０２ａ…トランジスタ（スイッチ）１０２ｃ…第２抵抗１０２ｄ…第２中間配線１０２ｅ…第２キャパシタ１０３…第２ダイオード１０４…放電用抵抗１０６…シュミットトリガ（第２シュミットトリガ）

Claims (13)

  1. 第１電圧と前記第１電圧よりも低い第２電圧との間で動作し、第１入力信号及び第２入力信号をそれぞれレベルシフトし、第１シフト済み信号及び第２シフト済み信号として出力するレベルシフタと、
    前記第１電圧と前記第２電圧との間で動作し、前記第１シフト済み信号及び前記第２シフト済み信号に対してそれぞれフィルタ処理を行うフィルタ回路と、
    を備え、
    前記フィルタ回路は、
    前記第１シフト済み信号の立上りタイミングを所定時間遅延させて出力する第１立上り遅延回路と、
    前記第２シフト済み信号の立下りタイミングを所定時間遅延させて出力する第１立下り遅延回路と、
    を有し、
    前記第１立上り遅延回路は、前記第１シフト済み信号を反転して出力する第１立上り遅延ＮＯＴ回路と、前記第１立上り遅延ＮＯＴ回路の第１立上り遅延信号を反転して出力する第２立上り遅延ＮＯＴ回路とを有し、
    前記第１立下り遅延回路は、前記第２シフト済み信号を反転して出力する第１立下り遅延ＮＯＴ回路と、前記第１立下り遅延ＮＯＴ回路の第１立下り遅延信号を反転して出力する第２立下り遅延ＮＯＴ回路とを有し、
    前記第１立上り遅延回路は、前記第２立上り遅延ＮＯＴ回路の第２立上り遅延信号が前記第１電圧が下降する側への変動に追従せず、前記第１電圧が上昇する側への変動に追従するように構成され、
    前記第１立下り遅延回路は、前記第２立下り遅延ＮＯＴ回路の第２立下り遅延信号が前記第１電圧が下降する側への変動に追従せず、前記第１電圧が上昇する側への変動に追従するように構成されている
    信号伝達回路。
  2. 前記フィルタ回路は、前記第１立上り遅延回路及び前記第１立下り遅延回路にそれぞれ前記第１電圧を印加する第１電源配線を有し、
    前記第１立上り遅延回路は、
    前記第２立上り遅延信号が印加される第１中間配線と、
    前記第１電源配線と前記第１中間配線との間に設けられた第１抵抗と、
    前記第２電圧が供給される第２電源配線と前記第１中間配線との間に接続された第１キャパシタと、
    前記第１中間配線と前記第１電源配線との間に設けられた第１ダイオードと、
    前記第１ダイオードへの電流の供給をオンオフするスイッチと、
    を有する
    請求項１に記載の信号伝達回路。
  3. 前記第１立上り遅延回路は、前記第１シフト済み信号と前記第１立上り遅延回路の出力信号とに基づいて、前記スイッチを動作させるＮＡＮＤ回路を有する
    請求項２に記載の信号伝達回路。
  4. 前記第１ダイオードは、ＭＯＳダイオードである
    請求項２又は３に記載の信号伝達回路。
  5. 前記第１立上り遅延回路は、前記第２立上り遅延信号が入力される第１シュミットトリガを有する
    請求項１〜４のいずれか一項に記載の信号伝達回路。
  6. 前記フィルタ回路は、前記第１立上り遅延回路及び前記第１立下り遅延回路にそれぞれ前記第１電圧を印加する第１電源配線を有し、
    前記第１立下り遅延回路は、
    前記第２立下り遅延信号が印加される第２中間配線と、
    前記第２電圧が供給される第２電源配線と前記第２中間配線との間に接続された第２キャパシタと、
    前記第２中間配線と前記第２電源配線との間に設けられた第２抵抗と、
    前記第２中間配線と前記第１電源配線との間に設けられた第２ダイオードと、
    を有する
    請求項１〜５のいずれか一項に記載の信号伝達回路。
  7. 前記第２ダイオードは、ＭＯＳダイオードである
    請求項６に記載の信号伝達回路。
  8. 前記第１立下り遅延回路は、前記第２ダイオードに並列に接続された放電用抵抗を有する
    請求項６又は７に記載の信号伝達回路。
  9. 前記第１立下り遅延回路は、前記第２立下り遅延信号が入力される第２シュミットトリガを有する
    請求項１〜８のいずれか一項に記載の信号伝達回路。
  10. 前記フィルタ回路は、前記第２シフト済み信号に対して前記フィルタ処理を行う回路として、
    前記第２シフト済み信号の立上りタイミングを所定時間遅延させて出力する第２立上り遅延回路と、
    前記第１シフト済み信号の立下りタイミングを所定時間遅延させて出力する第２立下り遅延回路と、
    を有し、
    前記第２立上り遅延回路は、前記第１立上り遅延回路と同じ構成であり、
    前記第２立下り遅延回路は、前記第１立下り遅延回路と同じ構成である
    請求項１〜９のいずれか一項に記載の信号伝達回路。
  11. 前記フィルタ回路は、
    前記第１立上り遅延回路の出力信号と前記第１立下り遅延回路の出力信号とに基づいてセット信号を生成する第１論理回路と、
    前記第２立上り遅延回路の出力信号と前記第２立下り遅延回路の出力信号とに基づいてリセット信号を生成する第２論理回路と、
    前記セット信号及び前記リセット信号が入力されるＲＳフリップフロップ回路と、を含む
    請求項１０に記載の信号伝達回路。
  12. 請求項１１の信号伝達回路と、
    前記ＲＳフリップフロップ回路の出力に応じた出力信号を生成してスイッチング素子に供給するドライバと、
    を有するスイッチ駆動装置。
  13. 請求項１２に記載のスイッチ駆動装置と、
    前記スイッチング素子と
    を有するパワーモジュール。
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