CN111740741A - 一种流水线型adc电容失配校准电路及方法 - Google Patents

Abstract

本发明涉及一种流水线型ADC电容失配校准电路及方法，该电路基于流水线型ADC电路结构实现，包括数字电路和多级流水级，每级流水级均包括校准辅助电容和校准逻辑电路，校准辅助电容一端连接流水级的放大器的正输入端，另一端分别通过第一开关至第三开关连接流水级的总输入端、负参考电平、正参考电平，且每级流水级的总输入端处设有输入短路开关，校准逻辑电路接收数字电路输出的校准指示信号、校准控制信号和第一电容高低指示信号，输出控制第一开关至第三开关的信号，在校准时通过校准辅助电容防止流水级输出溢出。本发明能够将由电容失配引起的截距失配以及增益失配在数字域完全补偿，有效消除电容失配对流水线型ADC动态性能的影响。

Description

一种流水线型ADC电容失配校准电路及方法

技术领域

本发明涉及混合信号集成电路技术领域，尤其涉及一种流水线型ADC电容失配校准电路及方法。

背景技术

模数转换器（ADC）作为连接模拟和数字的“桥梁”，被广泛应用于无线宽带通信、高速数据存储和生物医疗等领域。在无线宽带通信领域，ADC在接收机中扮演着非常重要的角色，其性能也是制约接收机系统性能提升的重要因素之一。为了满足现代无线宽带通信对带宽以及动态范围的需求，高速高精度模数转换器的研究也成为热门。

流水线型ADC能够在速度和精度之间取得一个较好的折中，因此被广泛应用于高速高精度模数转换器设计中。如图 1所示，典型的流水线型ADC电路结构包括采样保持电路（SHA）、多级流水级（Stage1~Stagek，k为流水级个数）和数字电路，第i级流水级（Stagei，i∈k）的总输入端连接前级（第i-1级）流水级（即更接近流水线型ADC总输入侧的上一级流水级）的总输出端V_res,i-1，第i级流水级的总输出端V_res,i连接后级流水级（即更接近流水线型ADC总输出侧的下一级流水级）的总输入端，向数字电路输出进行量化后的量化结果，即量化码字D_Si，其中每级流水级由子ADC（Sub_ADC）、子DAC（Sub_DAC，子数模转换器）、差减电路和放大器（RA）组成，由于子DAC、差减电路往往不是由独立的单元/模块实现，而是由多元件共同实现子DAC及差减电路相应功能，（如图1中虚线框所示）因此子DAC、差减电路和放大器的组合又常称作MDAC。流水线型ADC将量化过程分解为多步进行，缓解了每一步量化的精度需求，优势是可以在采样率和量化位数之间取得良好的折中。但受限于电容失配、比较器失调和放大器有限增益带宽效应等因素的影响，在对动态范围有要求的应用场合，流水线型ADC需配合相关的校准方法以提高ADC的动态性能。

流水级常采用多bit设计以在噪声和功耗之间取得一个良好的折中效果，同时，为了降低对比较器失调的敏感性，常采用冗余编码的流水级编码方式。在实际工艺制造中，由于MDAC中各采样电容的容值偏差量各不相同，这就会造成电容失配。通过获得各采样电容相对于反馈电容的相对电容误差值与反馈电容的比值（即失配值ΔC_si/C_f，设ΔC_si为第i个采样电容C_si相对于反馈电容的相对电容误差值，C_f为反馈电容），即可在数字域对“畸变”的流水级传递函数进行校正，从而解决电容失配对ADC系统的动态性能造成的影响。

目前，流水线型ADC电容失配校准方法主要可以分为模拟校准和数字校准，其中模拟校准方法通常需要较为复杂的模拟电路实现，而相比较而言，数字校准方法无需复杂的模拟电路设计，电路面积和功耗资源消耗也更低。但现有技术中的数字校准方法往往存在补偿精度不足的问题，或需要增加特殊输入端等，难以实现片上集成，且功耗较大。

发明内容

本发明的目的是针对上述至少一部分缺陷，提供一种流水线型ADC电容失配校准电路及流水线型ADC电容失配校准方法，以实现在数字域补偿由采样电容失配引起的截距失配和增益失配。

为了实现上述目的，本发明提供了一种流水线型ADC电容失配校准电路，该电路基于流水线型ADC电路结构实现，包括数字电路和多级流水级，每级所述流水级均包括校准辅助电容和校准逻辑电路，其中，

所述校准辅助电容一端连接所述流水级的放大器的正输入端，另一端分别通过第一开关至第三开关连接所述流水级的总输入端、负参考电平、正参考电平，且每级所述流水级的总输入端处设有输入短路开关sw₁；

所述校准逻辑电路与所述数字电路、所述流水级的子ADC、所述流水级的MDAC、所述流水级的模拟时钟电路模块，以及第一开关至第三开关连接；

所述校准逻辑电路用于接收所述数字电路输出的校准指示信号ready、校准控制信号PN和第一电容高低指示信号flag，子ADC输出的子ADC量化码字D_adc，以及模拟时钟电路模块输出的第一时钟信号φ₁、第二时钟信号φ₂；第一电容高低指示信号flag用于指示对应输入信号为零时的子ADC量化码字的高低位，量化结果为0的为高位，量化结果为1的为低位；校准指示信号ready为0时，输入短路开关sw₁处于连接状态；

所述校准逻辑电路根据校准指示信号ready决定用于控制所述流水级的MDAC的参考开关控制信号D_i并向所述流水级的MDAC输出；校准指示信号ready为0时，参考开关控制信号D_i来自于校准控制信号PN；校准指示信号ready为1时，参考开关控制信号D_i来自于子ADC量化码字D_adc；

所述校准逻辑电路根据校准指示信号ready决定用于控制第一开关的校准电容时钟信号ck_scal并向第一开关输出；校准指示信号ready为0时，校准电容时钟信号ck_scal来自于第一时钟信号φ₁；校准指示信号ready为1时，校准电容时钟信号ck_scal为0，第一开关处于常断开状态；

所述校准逻辑电路根据校准指示信号ready决定用于控制第二开关的第四电容高低指示信号flagpp并向第二开关输出；校准指示信号ready为0时，第四电容高低指示信号flagpp来自于φ₂&flag；校准指示信号ready为1时，第四电容高低指示信号flagpp为0，第二开关处于常断开状态；

所述校准逻辑电路根据校准指示信号ready决定用于控制第三开关的第五电容高低指示信号flagnp并向第三开关输出；校准指示信号ready为0时，第五电容高低指示信号flagnp来自于

；校准指示信号ready为1时，第五电容高低指示信号flagnp为0，第三开关处于常断开状态。

优选地，所述校准逻辑电路包括多路复用器、第一反相器至第八反相器、第一与非门至第四与非门；

多路复用器的输入端与所述流水级的子ADC 和所述数字电路连接，用于接收子ADC输出的子ADC量化码字D_adc以及所述数字电路输出的校准控制信号PN和校准指示信号ready，输出用于控制所述流水级的MDAC的参考开关控制信号D_i，第一反相器的输入端与多路复用器的输出端连接，用于接收参考开关控制信号D_i，输出参考开关反相控制信号D_in；

第二反相器的输入端与所述数字电路连接，用于接收校准指示信号ready，输出校准指示反相信号readyn，输入短路开关sw₁受控于校准指示反相信号readyn；

第三反相器的输入端与所述数字电路连接，用于接收所述数字电路输出的第一电容高低指示信号flag，输出第二电容高低指示信号flagn，第四反相器的输入端与第三反相器的输出端连接，用于接收第二电容高低指示信号flagn，输出第三电容高低指示信号flagp；

第一与非门的两个输入端分别与所述流水级的模拟时钟电路模块、第二反相器连接，用于分别输入所述流水级的模拟时钟电路模块输出的第一时钟信号φ₁、校准指示反相信号readyn，第五反相器的输入端与第一与非门的输出端连接，用于输出校准电容时钟信号ck_scal；连接MDAC的采样电容Cs的采样开关sw_s受控于第一时钟信号φ₁；

第二与非门的两个输入端分别与所述流水级的模拟时钟电路模块、第二反相器连接，用于分别输入所述流水级的模拟时钟电路模块输出的第二时钟信号φ₂、校准指示反相信号readyn，第六反相器的输入端与第二与非门的输出端连接；连接MDAC的反馈电容C_f的反馈开关sw_a受控于第二时钟信号φ₂；

第三与非门的两个输入端分别与第四反相器、第六反相器的输出端连接，第七反相器的输入端与第三与非门的输出端连接，用于输出第四电容高低指示信号flagpp；

第四与非门的两个输入端分别与第三反相器、第六反相器的输出端连接，第八反相器的输入端与第四与非门的输出端连接，用于输出第五电容高低指示信号flagnp。

优选地，每级所述流水级的采样电容C_s、反馈电容C_f和校准辅助电容C_cal的顶极板均连接至该流水级的放大器的正输入端，所述校准辅助电容C_cal的底极板分别通过第一开关至第三开关连接至该流水级的总输入端、负参考电平、正参考电平。

优选地，每级流水级包括m个采样电容C_s、2个反馈电容C_f、m+2个采样开关sw_s、2个反馈开关sw_a，其中m＞0，m为正整数，每个采样电容C_s的底极板分别通过采样开关sw_s连接所述流水级的总输入端，通过正参考电平开关连接正参考电平，通过负参考电平开关连接负参考电平；每个反馈电容C_f的底极板分别通过采样开关sw_s连接所述流水级的总输入端，通过反馈开关sw_a连接放大器的输出端。

优选地，每级流水级包括m个采样电容C_s、2个反馈电容C_f、m个采样开关sw_s、2个反馈开关sw_a，其中m＞0，m为正整数，每个采样电容C_s的底极板分别通过采样开关sw_s连接所述流水级的总输入端，通过正参考电平开关连接正参考电平，通过负参考电平开关连接负参考电平；每个反馈电容C_f的底极板通过反馈开关sw_a连接放大器的输出端。

本发明提供了一种流水线型ADC电容失配校准方法，该方法采用如上述任一项所述的流水线型ADC电容失配校准电路，从后级向前级逐级校准各所述流水级，校准每级流水级包括如下步骤：

S1、将输入短路开关sw₁闭合使输入信号短路，校准指示信号ready置为0；

S2、所述校准逻辑电路根据校准控制信号PN生成参考开关控制信号D_i和参考开关反相控制信号D_in，并传输至所述流水级的MDAC的参考电平开关sw_ref，校准控制信号PN初始为输入信号为零时的子ADC量化码字，所述校准逻辑电路根据第一电容高低指示信号flag控制所述校准辅助电容C_cal与负参考电平或正参考电平连接；

S3、逐个对每个采样电容进行校准，针对进行校准的采样电容，利用第一电容高低指示信号flag指示该采样电容的高低位，将正在校准的流水级的后级流水级作为等效ADC，在设定周期数内，分别获取校准控制信号PN的对应位在“0”、“1”两种情况下，等效ADC输出的量化码字的平均值，进而计算正在校准的采样电容相对于反馈电容的相对电容误差值；其中，在设定周期数内，校准控制信号PN的对应位在“0”、“1”之间随机翻转，或分段对应“0”、“1”；

S4、获得所有的采样电容所对应的相对电容误差值后，所述数字电路根据正在校准的流水级输出的量化码字和相对电容误差值，确定截距误差补偿值和流水级增益误差补偿值，并在数字域对流水线ADC的输出码字进行电容失配补偿。

优选地，所述步骤S3中，计算正在校准的采样电容相对于反馈电容的相对电容误差值时，设第i个采样电容C_si相对于反馈电容的相对电容误差值为ΔC_si，计算公式如下：

ΔC_si=|D_avg1-D_avg0|-2^M-1

其中，M为等效ADC的量化位数，D_avg1、D_avg0分别为校准控制信号PN的对应位在“1”、“0”两种情况下，等效ADC输出的量化码字的平均值。

优选地，所述步骤S4中，确定截距误差补偿值D_offset时，计算公式如下：

其中，N为流水级采样电容数目，ΔC_si为第i个采样电容相对于反馈电容的相对电容误差值，D_Sj,i为正在校准的第j级流水级向数字电路输出的量化码字D_Sj中对应第i个采样电容的对应位。

优选地，所述步骤S4中，确定流水级增益误差补偿值时，根据相对电容误差值计算增益失配ΔG，计算公式如下：

相应的，流水级增益误差补偿值G_clb计算公式如下：

其中，G为流水级理论增益。

优选地，该方法还包括：

S5、在当前流水级完成电容失配补偿后，校准指示信号ready置为1。

本发明的上述技术方案具有如下优点：本发明提供了一种流水线型ADC电容失配校准电路及方法，本发明通过校准辅助电容解决在校准过程中产生的流水级输出溢出问题，无需对流水级输入端提出额外需求，电路实现简单，该方案将由流水级中MDAC的采样电容失配引起的截距失配以及增益失配在数字域完全补偿，有效消除了电容失配对流水线型ADC动态性能的影响，且资源消耗低，易于片上集成。

附图说明

图1是流水线型ADC电路架构拓扑图；

图2是本发明实施例中一种校准辅助电容的（差分模型）连接电路示意图；

图3是本发明实施例中一种校准逻辑电路的（差分模型）电路结构示意图；

图4是现有技术中一种流水线型ADC流水级（单端模型）电路结构示意图；

图5是本发明实施例中一种流水线型ADC电容失配校准电路的单级流水级（单端模型）电路结构示意图；

图6是本发明实施例中另一种流水线型ADC电容失配校准电路的单级流水级（单端模型）电路结构示意图；

图7是本发明实施例中一种流水线型ADC电容失配校准方法校准补偿流程示意图。

图中：100：校准辅助电容模块。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1至图6所示，本发明实施例提供的流水线型ADC电容失配校准电路，基于如图1所示的流水线型ADC电路结构实现，该流水线型ADC电容失配校准电路包括数字电路和多级流水级，其中，每级流水级均包括校准辅助电容C_cal和校准逻辑电路。

具体地，如图2所示，校准辅助电容C_cal一端连接该流水级的放大器RA的正输入端amp_in，另一端分别通过第一开关至第三开关连接该流水级的总输入端、该流水级的负参考电平、该流水级的正参考电平，且每级流水级的总输入端处设有输入短路开关sw₁。

图2提供的电路图属于差分模型，有共模电平的存在，因此在图2中，流水级的总输入端表示为Vinp/Vinn构成的差分端，在总输入端处设有输入短路开关sw₁，即图2所示Vinp/Vinn构成的差分端之间设有输入短路开关sw₁。图2中，流水级的负参考电平表示为Vrefn，正参考电平表示为Vrefp，图2中灰框所示部分为一个优选实施方式下，校准辅助电容C_cal和第一开关至第三开关组成的校准辅助电容模块100，如图2所示，校准辅助电容模块100中，校准辅助电容C_cal通过第一开关连接该流水级的总输入端Vinp，通过第二开关连接该流水级的负参考电平Vrefn，通过第三开关连接该流水级的正参考电平Vrefp。

校准逻辑电路与数字电路、流水级的子ADC 、流水级的MDAC、流水级的模拟时钟电路模块以及第一开关至第三开关连接。

校准逻辑电路用于接收数字电路输出的校准指示信号ready、校准控制信号PN和第一电容高低指示信号flag，子ADC输出的子ADC量化码字D_adc，以及模拟时钟电路模块输出的第一时钟信号φ₁、第二时钟信号φ₂；第一电容高低指示信号flag用于指示对应输入信号为零时的子ADC量化码字的高低位，量化结果为0的为高位，量化结果为1的为低位；校准指示信号ready为0时，输入短路开关sw₁处于连接状态，校准指示信号ready为1，输入短路开关sw₁处于断开状态。

校准逻辑电路根据校准指示信号ready决定用于控制流水级的MDAC的参考开关控制信号D_i并向流水级的MDAC输出；校准指示信号ready为0时，参考开关控制信号D_i来自于校准控制信号PN；校准指示信号ready为1时，参考开关控制信号D_i来自于子ADC量化码字D_adc。

校准逻辑电路根据校准指示信号ready决定用于控制第一开关的校准电容时钟信号ck_scal并向第一开关输出。校准指示信号ready为0时，校准电容时钟信号ck_scal来自于第一时钟信号φ₁。校准指示信号ready为1时，校准电容时钟信号ck_scal为0，第一开关处于常断开状态，即校准辅助电容C_cal与该流水级的总输入端断开。

校准逻辑电路根据校准指示信号ready决定用于控制第二开关的第四电容高低指示信号flagpp并向第二开关输出。校准指示信号ready为0时，第四电容高低指示信号flagpp来自于第二时钟信号φ₂和第一电容高低指示信号flag的与逻辑运算，即φ₂&flag。校准指示信号ready为1时，第四电容高低指示信号flagpp为0，第二开关处于常断开状态，即校准辅助电容C_cal与该流水级的负参考电平断开。

校准逻辑电路根据校准指示信号ready决定用于控制第三开关的第五电容高低指示信号flagnp并向第三开关输出。校准指示信号ready为0时，第五电容高低指示信号flagnp来自于第二时钟信号φ₂和第一电容高低指示信号flag的非的与逻辑运算，即

。校准指示信号ready为1时，第五电容高低指示信号flagnp为0，第三开关处于常断开状态，即校准辅助电容C_cal与该流水级的正参考电平断开。校准逻辑电路的运算逻辑可整理为如下表1所示：

表1 校准逻辑电路的运算逻辑

在一个优选的实施方式中，如图3所示，校准逻辑电路包括多路复用器MUX、第一反相器INV1至第八反相器INV8、第一与非门NAND1至第四与非门NAND4，具体地：

多路复用器MUX的输入端与流水级的子ADC（Sub_ADC）和数字电路连接，用于接收子ADC（Sub_ADC）输出的子ADC量化码字D_adc以及数字电路输出的校准控制信号PN和校准指示信号ready，输出用于控制流水级的MDAC的参考开关控制信号D_i。参考开关控制信号D_i用于控制该流水级的MDAC的参考电平开关sw_ref。请参阅图4，图4示出了一种常用的流水线型ADC电路结构的流水级，工作时，该流水级的子ADC（Sub_ADC）的输出信号直接作为用于控制该流水级MDAC的参考开关控制信号D_i输入至MDAC中的参考电平开关sw_ref，以实现将MDAC的m个采样电容对应连接正参考电平或负参考电平，其中m＞0，m为正整数。需要说明的是，每个参考电平开关sw_ref实际上包括两个开关：正参考电平开关（用于连接采样电容与正参考电平）和负参考电平开关（用于连接采样电容与负参考电平），由于图4（及图5、图6）提供的电路图属于单模模型，没有引入共模的概念，因此图4中，流水级的总输入端表示为V_in（总输出端表示为V_RES），负参考电平表示为-Vref，正参考电平表示为+Vref。

第一反相器INV1的输入端与多路复用器MUX的输出端连接，用于接收参考开关控制信号D_i，输出参考开关反相控制信号D_in。参考开关反相控制信号D_in即为参考开关控制信号D_i的反相信号。本发明提供的流水线型ADC电容失配校准电路采用经过校准逻辑电路处理得到的参考开关控制信号D_i、参考开关反相控制信号D_in控制该流水级的MDAC的参考电平开关sw_ref。

第二反相器INV2的输入端与数字电路连接，用于接收数字电路输出的校准指示信号ready，输出校准指示反相信号readyn，校准指示反相信号readyn即为校准指示信号ready的反相信号。输入短路开关sw₁受控于校准指示反相信号readyn。

第三反相器INV3的输入端与数字电路连接，用于接收数字电路输出的第一电容高低指示信号flag，输出第二电容高低指示信号flagn，第四反相器INV4的输入端与第三反相器INV3的输出端连接，用于接收第二电容高低指示信号flagn，输出第三电容高低指示信号flagp。其中，第一电容高低指示信号flag用于指示对应输入信号为零时的子ADC量化码字的高低位，量化结果为0的为高位，量化结果为1的为低位，以指示各个采样电容C_s为高位采样电容或低位采样电容。当流水级输入信号为零时，子ADC输出为高位为0、低位为1的量化结果（即子ADC量化码字），通过第一电容高低指示信号flag的指示作用，可将各个采样电容C_s对应区分为高位采样电容和低位采样电容。例如在一个优选的实施方式中，对2.5bit流水级而言，其子ADC由6个比较器组成（采用温度计编码），输入信号为0时，子ADC量化码字为000111，则可称高三位对应的采样电容为高位采样电容，低三位对应的采样电容为低位采样电容。高、低位采样电容在校准时，为防止流水级输出溢出，校准辅助电容需要分别接负参考电平和正参考电平。对应高位采样电容，第一电容高低指示信号flag为0，对应低位采样电容，第一电容高低指示信号flag为1。

第一与非门NAND1的两个输入端分别与流水级的模拟时钟电路模块、第二反相器INV2连接，用于分别输入流水级的模拟时钟电路模块输出的第一时钟信号φ₁、校准指示反相信号readyn，第五反相器INV5的输入端与第一与非门NAND1的输出端连接，用于输出校准电容时钟信号ck_scal，如图2所示，校准电容时钟信号ck_scal用于控制连接校准辅助电容C_cal与流水级的总输入端Vinp的第一开关（为使得图2简洁清楚，图2中未对各个开关进行标注，由带箭头的虚线引至各开关的信号为对应控制各开关的信号）。连接该流水级中MDAC的采样电容Cs的采样开关sw_s受控于第一时钟信号φ₁。流水级的模拟时钟电路模块为现有技术，在此不再赘述。

第二与非门NAND2的两个输入端分别与流水级的模拟时钟电路模块、第二反相器INV2连接，用于分别输入流水级的模拟时钟电路模块输出的第二时钟信号φ₂、校准指示反相信号readyn，第六反相器INV6的输入端与第二与非门NAND2的输出端连接。连接MDAC的反馈电容C_f的反馈开关sw_a受控于第二时钟信号φ₂。

第三与非门NAND3的两个输入端分别与第四反相器INV4、第六反相器INV6的输出端连接，第七反相器INV7的输入端与第三与非门NAND3的输出端连接，第七反相器INV7用于输出第四电容高低指示信号flagpp，第四电容高低指示信号flagpp用于控制连接校准辅助电容C_cal与流水级的负参考电平Vrefn的第二开关。

第四与非门NAND4的两个输入端分别与第三反相器INV3、第六反相器INV6的输出端连接，第八反相器INV8的输入端与第四与非门NAND4的输出端连接，用于输出第五电容高低指示信号flagnp，第五电容高低指示信号flagnp用于控制连接校准辅助电容C_cal与流水级的正参考电平Vrefp的第三开关。

图4示出了一种现有技术中的流水线型ADC电路结构的流水级，具体地，该流水级包括m个采样电容C_s、2个反馈电容C_f、（m+2）个采样开关sw_s（由模拟时钟电路模块输出的第一时钟信号φ₁控制）、2个反馈开关sw_a（由模拟时钟电路模块输出的第二时钟信号φ₂控制）、m个参考电平开关sw_ref（由参考开关控制信号D_i控制）、1个共模开关sw_cm（由第一时钟信号φ_1p控制，第一时钟信号φ_1p是第一时钟信号φ₁的提前相位）、一个放大器复位开关sw_rst（由第一时钟信号φ_1p控制）、1个子ADC（Sub_ADC）和1个放大器RA。其中，子ADC连接正、负参考电平（+V_ref/-V_ref），并通过子开关sw₂（由模拟时钟电路模块输出的第二时钟信号φ₂控制）接信号地。使用时，输入信号同时输入到子ADC和MDAC，分别进行量化和信号采样，MDAC使用子ADC的量化结果（即子ADC量化码字）控制MDAC中的采样电容接正参考电平或负参考电平，实现信号差减，最终放大器RA将差减信号进行放大输出。流水线型ADC为现有技术，在此不再赘述。

优选地，本发明所提供的流水线型ADC电容失配校准电路中，每级流水级的采样电容C_s、反馈电容C_f和校准辅助电容C_cal的顶极板均连接至该流水级的放大器RA的正输入端amp_in。校准辅助电容C_cal的底极板分别通过第一开关至第三开关连接至该流水级的总输入端、负参考电平、正参考电平。

如图5所示，在图4所示流水级的基础上，本发明所提供的流水线型ADC电容失配校准电路中，优选地，每级流水级包括m个采样电容C_s、2个反馈电容C_f、m+2个采样开关sw_s、2个反馈开关sw_a，其中，每个采样电容C_s的底极板分别通过采样开关sw_s连接流水级的总输入端，通过正参考电平开关连接正参考电平，通过负参考电平开关连接负参考电平，m个采样电容C_s对应m个采样开关sw_s和m个参考电平开关sw_ref（每个参考电平开关sw_ref包括一个正参考电平开关、一个负参考电平开关）。每个反馈电容C_f的底极板分别通过采样开关sw_s连接流水级的总输入端，通过反馈开关sw_a连接放大器RA的输出端amp_out，2个反馈电容C_f对应2个采样开关sw_s和2个反馈开关sw_a。采样开关sw_s由流水级的模拟时钟电路模块输出的第一时钟信号φ₁控制，反馈开关sw_a由流水级的模拟时钟电路模块输出的第二时钟信号φ₂控制，正参考电平开关由参考开关控制信号D_i控制，负参考电平开关由参考开关反相控制信号D_in控制。

图6是本发明实施例中另一种流水线型ADC电容失配校准电路的单级流水级（单端模型）电路结构示意图，每级流水级包括m个采样电容C_s、2个反馈电容C_f、m个采样开关sw_s、2个反馈开关sw_a，每个采样电容C_s的底极板分别通过采样开关sw_s连接流水级的总输入端，通过正参考电平开关连接正参考电平，通过负参考电平开关连接负参考电平，m个采样电容C_s对应m个采样开关sw_s和m个参考电平开关sw_ref。每个反馈电容C_f的底极板通过反馈开关sw_a连接放大器的输出端，2个反馈电容C_f对应2个反馈开关sw_a。采样开关sw_s由流水级的模拟时钟电路模块输出的第一时钟信号φ₁控制，反馈开关sw_a由流水级的模拟时钟电路模块输出的第二时钟信号φ₂控制，正参考电平开关由参考开关控制信号D_i控制，负参考电平开关由参考开关反相控制信号D_in控制。

本发明还提供了一种流水线型ADC电容失配校准方法，该方法采用如上述任一项实施例所述的流水线型ADC电容失配校准电路，从后级（即靠近流水线型ADC的总输出侧）向前级（即靠近流水线型ADC的总输入侧）逐级校准各级流水级，其中，校准每级流水级时，具体包括如下步骤：

S1、将该流水级总输入端处的输入短路开关sw₁闭合，使输入信号短路，校准指示信号ready置为0。

准备校准时，流水线型ADC电容失配校准电路进入校准状态，校准辅助电容C_cal与流水级的MDAC连接，以便后续在校准过程中参与MDAC电荷转移。

S2、针对该流水级，校准逻辑电路根据数字电路输出的校准控制信号PN生成参考开关控制信号D_i和参考开关反相控制信号D_in，并传输至流水级的MDAC的参考电平开关sw_ref。校准控制信号PN初始为中间量化码字，即对应输入信号为零时的子ADC量化码字。校准逻辑电路根据数字电路输出的第一电容高低指示信号flag控制校准辅助电容C_cal与负参考电平或正参考电平连接。

第一电容高低指示信号flag对应输入信号为零时的子ADC量化码字，校准低位采样电容时，校准辅助电容C_cal与正参考电平连接，校准高位采样电容时，校准辅助电容C_cal与负参考电平连接，校准辅助电容C_cal可解决在校准过程中产生的流水级输出溢出问题。

S3、逐个对（该流水级的MDAC的）每个采样电容进行校准，针对正在进行校准的采样电容C_s（为表示区分，可设该流水级的MDAC中正在校准的采样电容C_s为第i个采样电容，改变相应角标表示为C_si，若该流水级的MDAC包括m个采样电容，则i∈m），利用第一电容高低指示信号flag指示该采样电容的高低位，将正在校准的流水级的所有后级流水级作为等效ADC，在设定周期数内，分别获取校准控制信号PN的对应位在“0”、“1”两种情况下，等效ADC向数字电路输出的量化结果（即图5和图6中所示的量化码字D_S2~D_Sk）的平均值。进而根据对应“0”、“1”两种情况下等效ADC的量化码字平均值，计算正在校准的采样电容相对于反馈电容的相对电容误差值。其中，在设定周期数内，校准控制信号PN的对应位（即构成PN的序列中，对应该第i个采样电容的数位）在“0”、“1”之间随机翻转，或者，校准控制信号PN的对应位分段对应“0”、“1”（例如前若干周期数内为“0”而后若干周期数内为“1”，或前若干周期数内为“1”而后若干周期数内为“0”等），其余位（即构成PN的序列中，对应其他各个采样电容的数位）保持初始值不变。

优选地，步骤S3中对每个采样电容进行校准时，可根据第一电容高低指示信号flag指示采样电容的高低位，先校准各低位采样电容，再校准各高位采样电容，或先校准各高位采样电容，再校准各低位采样电容，flag只变更一次即可。

校准控制信号PN的对应位序列是一种在“0”和“1”之间随机翻转的伪随机序列。校准逻辑电路根据校准控制信号PN生成参考开关控制信号D_i、参考开关反相控制信号D_in中对应正在校准的采样电容的对应位，使正在校准的采样电容随机连接负参考电平（PN的对应位为“0”）或正参考电平（PN的对应位为“1”）。

将正在校准的流水级的所有后级流水级作为等效ADC，等效ADC与正在校准的流水级的总输出端V_RES连接，对正在校准的流水级的输出进行量化，如图5和图6所示，可将当前正在校准的流水级视为k级流水级中的最前级，该流水级向数字电路输出量化码字D_S1（即当级的量化结果），位于后级的第2至k级流水级作为等效ADC，向数字电路输出量化码字D_S2~D_Sk（即等效ADC量化结果，若设正在校准的流水级为Stagei，则等效ADC量化结果可表示为D_Si+1~D_Sk）。由于流水线型ADC的结构特点决定了各流水级对于性能的需求从前级向后级递减，越靠近流水线型ADC总输出侧的后级流水级对于电容失配越不敏感，因此多级流水级中，最后两级流水级可不进行电容失配校准。

进一步地，数字电路在等待wait_length个周期后（等待周期数wait_length可根据需要设定），开始对等效ADC输出的量化码字进行统计，在经过clb_length个周期后（设定周期数clb_length可根据需要设定），根据统计所得的、等效ADC向数字电路输出的量化结果的平均值，计算正在校准的采样电容相对于反馈电容的相对电容误差值，以便进行后续的补偿。

优选地，步骤S3中，计算正在校准的采样电容相对于反馈电容的相对电容误差值时，设第i个采样电容C_si相对于反馈电容的相对电容误差值为ΔC_si，计算公式如下：

ΔC_si=|D_avg1-D_avg0|-2^M-1

其中，M为等效ADC（即所有后级流水级）的量化位数，D_avg1、D_avg0分别为校准控制信号PN的对应位在“1”、“0”两种情况下，等效ADC向数字电路输出的量化码字的平均值。

由于伪随机序列与信号无关的特性，即使是存在输入信号的情况下，长时间的平均获得的D_avg1、D_avg0与输入信号无关，所以ΔC_si只含有电容失配信息。同时由于短路开关的信号衰减作用，校准状态下被衰减的输入信号在更短的校准时长内就可以快速收敛至静态失配信息。

对于N个采样电容，对应的PN及flag配置如下表2所示（设第i个采样电容为C_si，则针对采样电容C_si，校准控制信号PN的对应位表示为PN_i，校准控制信号PN初始为<000……111>）：

表2 PN及flag配置

在一个优选的实施方式中，流水线型ADC采用2.5bit冗余编码流水级，m=6，C_f=C_s。校准指示信号ready控制校准逻辑电路，根据数字电路给出的校准控制信号PN<5:0>（校准控制信号PN为六位信号），生成对应的参考开关控制信号D_i<5:0>和参考开关反相控制信号D_in<5:0>，PN<5:0>初始化为<000111>。

首先，对校准控制信号PN<5:0>最末位所对应的采样电容C_s1进行校准，参考开关控制信号D_i<5:0>的最末位由PN序列控制，其余5bit保持不变，即参考开关控制信号D_i在<000111>和<000110>之间翻转。接下来分别对次末位至首位的第2到6个采样电容C_s1~C_s6进行校准，在校准第i个采样电容C_si时，相应的参考开关控制信号D_i<5:0>中对应位由PN序列控制。最终分别获得6个采样电容对应的相对电容误差ΔC_s1~ΔC_s6。

S4、获得所有的采样电容所对应的相对电容误差值后，数字电路根据正在校准的流水级输出的量化码字和相对电容误差值，确定截距误差补偿值和流水级增益误差补偿值，并在数字域对流水线ADC的输出码字进行电容失配补偿。

优选地，步骤S4中，数字电路根据正在校准的流水级输出的量化码字和相对电容误差值，确定截距误差补偿值D_offset时，计算公式如下：

其中，N为流水级采样电容数目，ΔC_si为第i个采样电容相对于反馈电容C_f的相对电容误差值，D_Sj,i为正在校准的第j级流水级向数字电路输出的量化码字D_Sj中对应正在校准的第i个采样电容的对应位，显然，此处N、ΔC_si、D_offset均对应正在校准的第j级流水级。

根据上述公式，对于一个优选的实施方式，流水线型ADC采用2.5bit冗余编码流水级，m=N=6，C_f=C_s，数字域可按照查表法实现相应的截距失配补偿，截距误差补偿值D_offset如下表3（截距失配补偿方案1）所示：

表3 截距失配补偿方案1

进一步地，为了避免在截距失配补偿过程中引入直流失调，数字域采用的补偿方式可在计算公式所得的结果基础上消除直流，对于一个优选的实施方式，流水线型ADC采用2.5bit冗余编码流水级，m=N=6，C_f=C_s，在表3的基础上消除直流，即对截距误差补偿值D_offset同时加上(ΔC_s6+ΔC_s5+ΔC_s4-ΔC_s3-ΔC_s2-ΔC_s1)/2，可得到如下表4所示的、避免引入直流失调的截距失配补偿方案2：

表4 截距失配补偿方案2

优选地，步骤S4中，确定流水级增益误差补偿值时，根据相对电容误差值计算增益失配ΔG，计算公式如下：

相应的，流水级增益误差补偿值G_clb计算公式如下：

其中，G为流水级理论增益。

优选地，该流水线型ADC电容失配校准方法还包括：

S5、在当前流水级完成电容失配补偿后，校准指示信号ready置为1。

校准辅助电容C_cal与流水级的MDAC断开，不再参与电荷转移，用于控制MDAC参考开关的D_i和D_in恢复为由子ADC的量化码字进行控制，流水级电路恢复正常工作。

本发明提供的流水线型ADC电容失配校准方法可应用于任意流水级，在进行多级流水级电容失配校准时，需要遵循后级优先校准补偿的准则，以靠近总输出侧的前两级流水级的电容失配校准方案为例，校准补偿流程如图 7所示，其中D_S1~D_Sk为第1级至第k级流水级的量化结果，D_offset1为第一级流水级的截距失配补偿值，D_offset2为第二级流水级的截距失配补偿值，G_clb2为第二级流水级的增益失配补偿值，图7中“+”表示加法运算，“×”表示乘法运算。需要特别指出的是，流水级结构下第一级流水级由于电容失配引起的增益失配不会恶化系统动态性能，所以出于计算方法资源的优化考虑，也可不进行校准补偿。若是设计关心流水线型ADC的增益是否为1，则需要对第一级流水级由电容失配导致的增益失配进行校准。

综上，本发明提供了一种流水线型ADC电容失配校准电路及方法，本发明在数字域将由电容失配引起的截距失配以及增益失配完全补偿，有效消除了电容失配对流水线型ADC动态性能的影响。本发明采用了一个校准辅助电容实现电荷转移，无需对流水级输入端提出额外需求，电路结构简单，在输入短路开关和伪随机序列的作用下，即使是存在输入信号的情况下也可以进行电容失配校准，并获得良好的校准效果，并且该方案适用于各个流水级的电容失配检测和失配校准。在电路正常工作时，校准辅助电容可从电路中断开，不会恶化电路工作性能。同时，本发明提供的基于数字域的检测和数字域补偿的方法几乎不额外引入功耗，实现简单，资源消耗低，校准补偿精度高。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种流水线型ADC电容失配校准电路，其特征在于，

基于流水线型ADC电路结构实现，包括数字电路和多级流水级，每级所述流水级均包括校准辅助电容和校准逻辑电路，其中，

所述校准辅助电容一端连接所述流水级的放大器的正输入端，另一端分别通过第一开关至第三开关连接所述流水级的总输入端、负参考电平、正参考电平，且每级所述流水级的总输入端处设有输入短路开关sw₁；

所述校准逻辑电路与所述数字电路、所述流水级的子ADC、所述流水级的MDAC、所述流水级的模拟时钟电路模块，以及第一开关至第三开关连接；

所述校准逻辑电路用于接收所述数字电路输出的校准指示信号ready、校准控制信号PN和第一电容高低指示信号flag，子ADC输出的子ADC量化码字D_adc，以及模拟时钟电路模块输出的第一时钟信号φ₁、第二时钟信号φ₂；第一电容高低指示信号flag用于指示对应输入信号为零时的子ADC量化码字的高低位，量化结果为0的为高位，量化结果为1的为低位；校准指示信号ready为0时，输入短路开关sw₁处于连接状态；

所述校准逻辑电路根据校准指示信号ready决定用于控制所述流水级的MDAC的参考开关控制信号D_i并向所述流水级的MDAC输出；校准指示信号ready为0时，参考开关控制信号D_i来自于校准控制信号PN；校准指示信号ready为1时，参考开关控制信号D_i来自于子ADC量化码字D_adc；

所述校准逻辑电路根据校准指示信号ready决定用于控制第一开关的校准电容时钟信号ck_scal并向第一开关输出；校准指示信号ready为0时，校准电容时钟信号ck_scal来自于第一时钟信号φ₁；校准指示信号ready为1时，校准电容时钟信号ck_scal为0，第一开关处于常断开状态；

所述校准逻辑电路根据校准指示信号ready决定用于控制第二开关的第四电容高低指示信号flagpp并向第二开关输出；校准指示信号ready为0时，第四电容高低指示信号flagpp来自于φ₂&flag；校准指示信号ready为1时，第四电容高低指示信号flagpp为0，第二开关处于常断开状态；

所述校准逻辑电路根据校准指示信号ready决定用于控制第三开关的第五电容高低指示信号flagnp并向第三开关输出；校准指示信号ready为0时，第五电容高低指示信号flagnp来自于

；校准指示信号ready为1时，第五电容高低指示信号flagnp为0，第三开关处于常断开状态。

2.根据权利要求1所述的流水线型ADC电容失配校准电路，其特征在于：

所述校准逻辑电路包括多路复用器、第一反相器至第八反相器、第一与非门至第四与非门；

多路复用器的输入端与所述流水级的子ADC 和所述数字电路连接，用于接收子ADC输出的子ADC量化码字D_adc以及所述数字电路输出的校准控制信号PN和校准指示信号ready，输出用于控制所述流水级的MDAC的参考开关控制信号D_i，第一反相器的输入端与多路复用器的输出端连接，用于接收参考开关控制信号D_i，输出参考开关反相控制信号D_in；

第二反相器的输入端与所述数字电路连接，用于接收校准指示信号ready，输出校准指示反相信号readyn，输入短路开关sw₁受控于校准指示反相信号readyn；

第三反相器的输入端与所述数字电路连接，用于接收所述数字电路输出的第一电容高低指示信号flag，输出第二电容高低指示信号flagn，第四反相器的输入端与第三反相器的输出端连接，用于接收第二电容高低指示信号flagn，输出第三电容高低指示信号flagp；

第一与非门的两个输入端分别与所述流水级的模拟时钟电路模块、第二反相器连接，用于分别输入所述流水级的模拟时钟电路模块输出的第一时钟信号φ₁、校准指示反相信号readyn，第五反相器的输入端与第一与非门的输出端连接，用于输出校准电容时钟信号ck_scal；连接MDAC的采样电容Cs的采样开关sw_s受控于第一时钟信号φ₁；

第二与非门的两个输入端分别与所述流水级的模拟时钟电路模块、第二反相器连接，用于分别输入所述流水级的模拟时钟电路模块输出的第二时钟信号φ₂、校准指示反相信号readyn，第六反相器的输入端与第二与非门的输出端连接；连接MDAC的反馈电容C_f的反馈开关sw_a受控于第二时钟信号φ₂；

第三与非门的两个输入端分别与第四反相器、第六反相器的输出端连接，第七反相器的输入端与第三与非门的输出端连接，用于输出第四电容高低指示信号flagpp；

第四与非门的两个输入端分别与第三反相器、第六反相器的输出端连接，第八反相器的输入端与第四与非门的输出端连接，用于输出第五电容高低指示信号flagnp。

3.根据权利要求1所述的流水线型ADC电容失配校准电路，其特征在于：

每级所述流水级的采样电容C_s、反馈电容C_f和校准辅助电容C_cal的顶极板均连接至该流水级的放大器的正输入端，所述校准辅助电容C_cal的底极板分别通过第一开关至第三开关连接至该流水级的总输入端、负参考电平、正参考电平。

4.根据权利要求3所述的流水线型ADC电容失配校准电路，其特征在于：

每级流水级包括m个采样电容C_s、2个反馈电容C_f、m+2个采样开关sw_s、2个反馈开关sw_a，其中m＞0，m为正整数，每个采样电容C_s的底极板分别通过采样开关sw_s连接所述流水级的总输入端，通过正参考电平开关连接正参考电平，通过负参考电平开关连接负参考电平；每个反馈电容C_f的底极板分别通过采样开关sw_s连接所述流水级的总输入端，通过反馈开关sw_a连接放大器的输出端。

5.根据权利要求3所述的流水线型ADC电容失配校准电路，其特征在于：

每级流水级包括m个采样电容C_s、2个反馈电容C_f、m个采样开关sw_s、2个反馈开关sw_a，其中m＞0，m为正整数，每个采样电容C_s的底极板分别通过采样开关sw_s连接所述流水级的总输入端，通过正参考电平开关连接正参考电平，通过负参考电平开关连接负参考电平；每个反馈电容C_f的底极板通过反馈开关sw_a连接放大器的输出端。

6.一种流水线型ADC电容失配校准方法，其特征在于，

采用如权利要求1-5任一项所述的流水线型ADC电容失配校准电路，从后级向前级逐级校准各所述流水级，校准每级流水级包括如下步骤：

S1、将输入短路开关sw₁闭合使输入信号短路，校准指示信号ready置为0；

S2、所述校准逻辑电路根据校准控制信号PN生成参考开关控制信号D_i和参考开关反相控制信号D_in，并传输至所述流水级的MDAC的参考电平开关sw_ref，校准控制信号PN初始为输入信号为零时的子ADC量化码字，所述校准逻辑电路根据第一电容高低指示信号flag控制所述校准辅助电容C_cal与负参考电平或正参考电平连接；

S3、逐个对每个采样电容进行校准，针对进行校准的采样电容，利用第一电容高低指示信号flag指示该采样电容的高低位，将正在校准的流水级的后级流水级作为等效ADC，在设定周期数内，分别获取校准控制信号PN的对应位在“0”、“1”两种情况下，等效ADC输出的量化码字的平均值，进而计算正在校准的采样电容相对于反馈电容的相对电容误差值；其中，在设定周期数内，校准控制信号PN的对应位在“0”、“1”之间随机翻转，或分段对应“0”、“1”；

S4、获得所有的采样电容所对应的相对电容误差值后，所述数字电路根据正在校准的流水级输出的量化码字和相对电容误差值，确定截距误差补偿值和流水级增益误差补偿值，并在数字域对流水线ADC的输出码字进行电容失配补偿。

7.根据权利要求6所述的流水线型ADC电容失配校准方法，其特征在于：

所述步骤S3中，计算正在校准的采样电容相对于反馈电容的相对电容误差值时，设第i个采样电容C_si相对于反馈电容的相对电容误差值为ΔC_si，计算公式如下：

ΔC_si=|D_avg1-D_avg0|-2^M-1

其中，M为等效ADC的量化位数，D_avg1、D_avg0分别为校准控制信号PN的对应位在“1”、“0”两种情况下，等效ADC输出的量化码字的平均值。

8.根据权利要求7所述的流水线型ADC电容失配校准方法，其特征在于：

所述步骤S4中，确定截距误差补偿值D_offset时，计算公式如下：

其中，N为流水级采样电容数目，ΔC_si为第i个采样电容相对于反馈电容的相对电容误差值，D_Sj,i为正在校准的第j级流水级向数字电路输出的量化码字D_Sj中对应第i个采样电容的对应位。

9.根据权利要求7所述的流水线型ADC电容失配校准方法，其特征在于：

所述步骤S4中，确定流水级增益误差补偿值时，根据相对电容误差值计算增益失配ΔG，计算公式如下：

相应的，流水级增益误差补偿值G_clb计算公式如下：

其中，G为流水级理论增益。

10.根据权利要求6所述的流水线型ADC电容失配校准方法，其特征在于，该方法还包括：

S5、在当前流水级完成电容失配补偿后，校准指示信号ready置为1。

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