CN111725152A - 一种基于倒装焊的塑封菊花链电路结构及测试方法 - Google Patents

一种基于倒装焊的塑封菊花链电路结构及测试方法 Download PDF

Info

Publication number
CN111725152A
CN111725152A CN202010536781.1A CN202010536781A CN111725152A CN 111725152 A CN111725152 A CN 111725152A CN 202010536781 A CN202010536781 A CN 202010536781A CN 111725152 A CN111725152 A CN 111725152A
Authority
CN
China
Prior art keywords
substrate
test
plastic package
chip
pads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202010536781.1A
Other languages
English (en)
Other versions
CN111725152B (zh
Inventor
文惠东
黄颖卓
林鹏荣
练滨浩
王勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Beijing Microelectronic Technology Institute
Mxtronics Corp
Original Assignee
Beijing Microelectronic Technology Institute
Mxtronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Beijing Microelectronic Technology Institute, Mxtronics Corp filed Critical Beijing Microelectronic Technology Institute
Priority to CN202010536781.1A priority Critical patent/CN111725152B/zh
Publication of CN111725152A publication Critical patent/CN111725152A/zh
Application granted granted Critical
Publication of CN111725152B publication Critical patent/CN111725152B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/26Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Automation & Control Theory (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

一种基于倒装焊的塑封菊花链电路结构及测试方法。电路结构:包括塑封基板、芯片、倒装焊点、基板布线、芯片内布线、基板上测试焊盘、散热片、基板通孔以及基板下测试焊盘;塑封基板通过倒装焊点与芯片实现链接,芯片上设置若干条芯片内布线;塑封基板的正面设置若干基板布线和基板上测试焊盘,基板布线连通基板上测试焊盘和倒装焊点;塑封基板背面制作有和基板上测试焊盘数量相同的基板下测试焊盘,基板上测试焊盘与基板下测试焊盘通过基板通孔互连互通;散热片覆盖并固定在芯片和塑封基板上方。本发明解决了塑封倒装焊电路散热片贴装后电通断测试无法进行的问题,提升塑封倒装焊工艺质量、保障塑封倒装焊电路可靠性。

Description

一种基于倒装焊的塑封菊花链电路结构及测试方法
技术领域
本发明涉及一种塑封菊花链电路结构及测试方法,属于半导体封装技术领域。
背景技术
目前,倒装焊技术是高性能、高可靠、高密度封装领域中应用最为广泛的互连技术,通过在芯片有源面制备面阵列排布凸点来实现芯片与基板的机械与电气连接,具有封装密度高、信号处理速度快、可靠性高等一系列优点。根据基板类型的不同,倒装焊可分为陶封倒装焊和塑封倒装焊,其中塑封倒装焊技术多采用多层结构有机基板,相比陶瓷基板,在布线密度、传输速度、体积、质量、成本等多方面具有极大的优势,因此塑封倒装焊技术的发展最为迅速。
随着塑封倒装焊封装密度的不断提升,互连焊点的尺寸、间距均急剧下降,这给封装工艺带来了严峻挑战,为了保障工艺质量并对产品可靠性进行验证,往往在正式产品封装之前会进行菊花链验证电路验证,通过芯片以及基板内部的布线将互连焊点进行连接,进行形成若干条完整链路,并从封装工艺以及长期可靠性等方面开展充分验证。菊花链验证电路包含菊花链芯片以及菊花链基板两部分,由于链路引出端必须位于基板上,基板上包含测试焊盘、布线等结构,因此基板结构更为复杂,是菊花链验证电路设计的核心所在。
塑封倒装焊电路在封装之后,散热片像一个“帽子”一样覆盖在基板上,为了保证塑封器件可靠性,散热片的尺寸通常与基板尺寸一致,势必会将基板上的引出端测试焊盘覆盖在散热片内部,导致菊花链电路在可靠性考核过程中无法进行电通断测试,严重影响菊花链验证电路的考核及可靠性的评估。
发明内容
本发明所要解决的技术问题是:本发明提供一种基于倒装焊的塑封菊花链电路结构及测试方法,用于塑封倒装焊工艺质量验证及长期可靠性评估,适用于不同尺寸、不同结构的塑封倒装焊基板,具有设计简单、应用广泛、结果准确等特点,可以有效表征塑封倒装焊工艺质量,解决了塑封倒装焊电路散热片贴装后电通断测试无法进行的问题,提升塑封倒装焊工艺质量、保障塑封倒装焊电路可靠性。
本发明所采用的技术方案是:一种基于倒装焊的塑封菊花链电路结构,包括塑封基板、芯片、倒装焊点、基板布线、芯片内布线、基板上测试焊盘、散热片、基板通孔以及基板下测试焊盘;塑封基板通过倒装焊点与芯片实现链接,芯片上设置若干条芯片内布线;塑封基板的正面设置若干基板布线和基板上测试焊盘,基板布线连通基板上测试焊盘和倒装焊点;塑封基板背面制作有和基板上测试焊盘数量相同的基板下测试焊盘,基板上测试焊盘与基板下测试焊盘通过基板通孔互连互通;散热片覆盖并固定在芯片和塑封基板上方。
所述塑封基板为多层复合结构,采用玻璃纤维布浸蘸环氧树脂作为增强结构,增强结构的厚度为400~800μm;采用BT树脂或ABF树脂作为积层结构,积层结构的层数为2~8层,每层积层结构的厚度为15~30μm。
芯片为硅基材料,在面向塑封基板侧的表面制备有芯片内布线,布线材质为铜,形状为直线或折线,采用电镀工艺制备,布线的宽度为10~15μm。
基板布线的材质为铜,形状为直线或折线,采用电镀工艺制备,布线的宽度为15~20μm。
所述倒装焊点的成分为锡基材料,采用置球法或电镀法制备在芯片表面,采用回流焊的方法实现芯片与塑封基板的互连,倒装焊点的直径为80~120μm。
所述基板上测试焊盘的总数为偶数,以相邻两个焊盘为一组;基板上测试焊盘的形状为圆形或者正方形,当基板上测试焊盘为圆形时直径为1mm~2mm,当基板上测试焊盘为正方形时边长为1mm~2mm;基板上测试焊盘采用电镀工艺制备,为Ni-Au结构,Ni层上方为Au层,Ni层厚度达到2.54μm以上,Au层厚度为0.02μm~0.3μm。
所述基板下测试焊盘的总数为偶数,以相邻两个焊盘为一组;基板下测试焊盘的形状为圆形,直径为1mm,相邻的基板下测试焊盘之间的间距为0.8mm或者1.0mm;基板下测试焊盘采用电镀工艺制备,为Ni-Au结构,Ni层上方为Au层,Ni层厚度为2.54μm以上,Au层厚度为0.02μm~0.3μm。
基板通孔位于塑封基板的内部,通孔内部填充铜,基板通孔为直孔或弯折孔,当基板通孔为直孔时,基板通孔的直径为200μm,当基板通孔为弯折孔时,弯折孔与塑封基板表面垂直的部分的直径为200μm,弯折孔与塑封基板表面水平的部分与基板布线结构一致。
散热片材质为铜或铝,粘接散热片后,基板上测试焊盘被散热片覆盖。
一种基于倒装焊的塑封菊花链电路结构的测试方法,包括步骤如下:
步骤一、将未粘接散热片的菊花链电路结构上设置有芯片的一面朝上,将万用表调至欧姆档,使万用表的红黑表笔分别与一组基板上测试焊盘接触,记录测试数值,保留两位有效数字,直至遍历每一组基板上测试焊盘;
步骤二、将未粘接散热片的菊花链电路结构上设置有基板下测试焊盘的一面朝上,将万用表调至欧姆档,使万用表的红黑表笔分别接触与步骤一中基板上测试焊盘对应的基板下测试焊盘,记录测试数值,保留两位有效数字,直至遍历每一组基板下测试焊盘;
步骤三、对比步骤一和步骤二的测试数值;
步骤四、粘接散热片,进行相关可靠性验证试验;
步骤五、将步骤四中完成相关可靠性验证试验的菊花链电路结构上设置有基板下测试焊盘的一面朝上,将万用表调至欧姆档,使万用表的红黑表笔分别接触步骤一中与基板上测试焊盘对应的基板下测试焊盘,记录测试数值,保留两位有效数字,直至遍历每一组基板下测试焊盘;
步骤六、对比步骤一、步骤二和步骤五的测试数值,对菊花链电路结构的电通断情况进行判断。
本发明与现有技术相比的有益效果是:
(1)本发明中的电路结构采用基板内布线、芯片内布线、倒装焊点形成电通断测试链路,可以实现对所有焊点焊接质量的有效检测,覆盖面广;
(2)本发明中的电路结构通过基板内通孔将基板上测试焊盘导引至基板下侧,可以有效解决基板上测试焊盘被散热片覆盖、无法进行电通断测试的问题;
(3)在本发明的测试方法中,针对未粘接散热片的电路进行基板上和基板下电通断测试并对比数值,粘接散热片后,对基板下电通断测试数值与未粘接散热片的电路的数值进行对比,测试数据可靠度高,可以充分表征菊花链电路的通断情况。
附图说明
图1为未粘接散热片的菊花链电路结构侧视图;
图2为未粘接散热片的菊花链电路结构俯视图;
图3为未粘接散热片的菊花链电路结构底视图;
图4为粘接散热片的菊花链电路结构侧视图;
图5为未粘接散热片的菊花链电路基板上焊盘测试图;
图6为未粘接散热片的菊花链电路基板下焊盘测试图;
图7为粘接散热片的菊花链电路基板下焊盘测试图。
具体实施方式
下面结合附图和具体实施对本发明作进一步详细的描述,但并不局限如此,凡事对本发明方案进行修改或等同替换,而不脱离本发明技术方案的精神和范围,均应涵盖在本发明的保护范围中。
一种基于倒装焊的塑封菊花链电路结构:包括塑封基板1、芯片2、倒装焊点3、基板布线4、芯片内布线5、基板上测试焊盘6、散热片7、基板通孔8以及基板下测试焊盘9。塑封基板1通过倒装焊点3与芯片2实现链接,芯片2上制备有数量众多的芯片内布线5,塑封基板1的正面制作有数量众多的基板布线4和基板上测试焊盘6,基板布线4连通基板上测试焊盘6和倒装焊点3;塑封基板1背面制作有和基板上测试焊盘6数量一样多的基板下测试焊盘9,基板上测试焊盘6与基板下测试焊盘9通过基板通孔8互连互通。散热片7覆盖并固定在芯片2和塑封基板1上方。
塑封基板1为多层复合结构,基板1尺寸为5×5mm~45×45mm,基板1的厚度为1~2mm,如图1所示。采用玻璃纤维布浸蘸环氧树脂作为增强结构,增强结构的厚度为400~800μm,采用BT树脂或ABF树脂作为积层结构,积层结构的层数为2~8层,每层积层结构的厚度为15~30μm。
芯片2通常为硅基材料,也可以采用锗、玻璃等其他材质,芯片2尺寸为3×3~25×25mm,厚度为0.4~0.7mm,如图1、图2所示,并在图2中以虚线方框显示。在面向塑封基板1侧的表面制备有芯片内布线5,布线材质为铜,采用电镀工艺制备,布线的宽度为10~15μm,如图1、图2所示。
基板布线4位于塑封基板1的表面,布线材质为铜,布线形状根据密度、走线要求可以为直线或折线,采用电镀工艺制备,布线的宽度为15~20μm,如图1、图2所示。
倒装焊点3的成分包括:PbSn、SnAg、SnAgCu等锡基材料,采用置球法或电镀法制备在芯片2表面,采用回流焊的方法实现芯片2与塑封基板1的互连,倒装焊点3的直径为80~120μm。在测试链路中,倒装焊点3的数量必须为偶数,如图1、图2所示。
基板上测试焊盘6的总数为偶数,以相邻的每两个基板上测试焊盘6为一组,基板上测试焊盘6的形状为圆形或者正方形,当基板上测试焊盘6为圆形时直径为1mm~2mm,当基板上测试焊盘6为正方形时边长为1mm~2mm。基板上测试焊盘6采用电镀工艺制备,为Ni-Au结构,Ni层上为Au层,Ni层厚度需达到2.54μm以上,Au层厚度为0.02μm~0.3μm,如图1、图2所示。
基板下测试焊盘9位于塑封基板1的下侧,总数与基板上测试焊盘6一致,如图1、图3所示。以相邻的每两个基板下测试焊盘9为一组,形状为圆形,直径为1mm,相邻的基板下测试焊盘9之间的间距为0.8mm或者1.0mm。基板下测试焊盘9采用电镀工艺制备,为Ni-Au结构,Ni层上为Au层,Ni层厚度为2.54μm以上,Au层厚度为0.02μm~0.3μm。
基板通孔8位于塑封基板1的内部,连接基板上测试焊盘6和基板下测试焊盘9,通孔内部填充铜起互连导通的作用。当基板上测试焊盘6和基板下测试焊盘9在塑封基板1上的坐标位置一致时,基板通孔8制作为直孔,直径为200μm。当二者坐标位置不一致时,基板通孔8必须采用阶梯结构,为2阶、3阶甚至更多,通常不超过4阶,阶梯结构中垂直部分的直径为200μm,水平部分与基板布线4结构一致,如图1所示。
散热片7通过粘接的方式实现与芯片2的背面和塑封基板1的上表面的连接,散热片7材质为铜或铝,厚度为0.5~1mm,粘接散热片7后,基板上测试焊盘6会被散热片7覆盖,如图4所示。
上述塑封菊花链电路的测试方法如下:
步骤1、将未粘接散热片7的电路正面朝上,将万用表调至欧姆档,使万用表的红黑表笔分别与基板上的一组基板上测试焊盘6接触,记录测试数值,保留两位有效数字,直至遍历每一组基板上测试焊盘6,如图5所示;
步骤2、将未粘接散热片7的电路背面朝上,将万用表调至欧姆档,使万用表的红黑表笔分别接触与步骤1中基板上测试焊盘6对应的基板下测试焊盘9,记录测试数值,保留两位有效数字,直至遍历每一组基板下测试焊盘9,如图6所示;
步骤3、对比步骤1和步骤2的测试数值;
步骤4、粘接散热片7,进行相关力学、热学、电学可靠性验证试验;
步骤5、将步骤4中完成相关可靠性验证试验的电路的背面朝上,将万用表调至欧姆档,使万用表的红黑表笔分别接触步骤1中与基板上测试焊盘6对应的基板下测试焊盘9,记录测试数值,保留两位有效数字,直至遍历每一组基板下测试焊盘9,如图7所示;
步骤6、对比步骤1、步骤2和步骤5的测试数值,对菊花链电路的电通断情况进行判断。若步骤1和步骤2的数值偏差超过10%,则表明基板通孔8发生连接故障;若步骤5和步骤1或步骤2的数值偏差超过10%,则表明倒装焊点3发生连接失效。
以上所述,仅为本发明最佳的具体实施方式,但本发明的保护范围并不局限于此,任何熟悉本技术领域的技术人员在本发明揭露的技术范围内,可轻易想到的变化或替换,都应涵盖在本发明的保护范围之内。
本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。

Claims (10)

1.一种基于倒装焊的塑封菊花链电路结构,其特征在于:包括塑封基板(1)、芯片(2)、倒装焊点(3)、基板布线(4)、芯片内布线(5)、基板上测试焊盘(6)、散热片(7)、基板通孔(8)以及基板下测试焊盘(9);塑封基板(1)通过倒装焊点(3)与芯片(2)实现链接,芯片(2)上设置若干条芯片内布线(5);塑封基板(1)的正面设置若干基板布线(4)和基板上测试焊盘(6),基板布线(4)连通基板上测试焊盘(6)和倒装焊点(3);塑封基板(1)背面制作有和基板上测试焊盘(6)数量相同的基板下测试焊盘(9),基板上测试焊盘(6)与基板下测试焊盘(9)通过基板通孔(8)互连互通;散热片(7)覆盖并固定在芯片(2)和塑封基板(1)上方。
2.根据权利要求1所述的一种基于倒装焊的塑封菊花链电路结构,其特征在于:所述塑封基板(1)为多层复合结构,采用玻璃纤维布浸蘸环氧树脂作为增强结构,增强结构的厚度为400~800μm;采用BT树脂或ABF树脂作为积层结构,积层结构的层数为2~8层,每层积层结构的厚度为15~30μm。
3.根据权利要求2所述的一种基于倒装焊的塑封菊花链电路结构,其特征在于:芯片(2)为硅基材料,在面向塑封基板(1)侧的表面制备有芯片内布线(5),布线材质为铜,形状为直线或折线,采用电镀工艺制备,布线的宽度为10~15μm。
4.根据权利要求3所述的一种基于倒装焊的塑封菊花链电路结构,其特征在于:基板布线(4)的材质为铜,形状为直线或折线,采用电镀工艺制备,布线的宽度为15~20μm。
5.根据权利要求4所述的一种基于倒装焊的塑封菊花链电路结构,其特征在于:所述倒装焊点(3)的成分为锡基材料,采用置球法或电镀法制备在芯片(2)表面,采用回流焊的方法实现芯片(2)与塑封基板(1)的互连,倒装焊点(3)的直径为80~120μm。
6.根据权利要求5所述的一种基于倒装焊的塑封菊花链电路结构,其特征在于:所述基板上测试焊盘(6)的总数为偶数,以相邻两个焊盘为一组;基板上测试焊盘(6)的形状为圆形或者正方形,当基板上测试焊盘(6)为圆形时直径为1mm~2mm,当基板上测试焊盘(6)为正方形时边长为1mm~2mm;基板上测试焊盘(6)采用电镀工艺制备,为Ni-Au结构,Ni层上方为Au层,Ni层厚度达到2.54μm以上,Au层厚度为0.02μm~0.3μm。
7.根据权利要求6所述的一种基于倒装焊的塑封菊花链电路结构,其特征在于:所述基板下测试焊盘(9)的总数为偶数,以相邻两个焊盘为一组;基板下测试焊盘(9)的形状为圆形,直径为1mm,相邻的基板下测试焊盘(9)之间的间距为0.8mm或者1.0mm;基板下测试焊盘(9)采用电镀工艺制备,为Ni-Au结构,Ni层上方为Au层,Ni层厚度为2.54μm以上,Au层厚度为0.02μm~0.3μm。
8.根据权利要求7所述的一种基于倒装焊的塑封菊花链电路结构,其特征在于:基板通孔(8)位于塑封基板(1)的内部,通孔内部填充铜,基板通孔(8)为直孔或弯折孔,当基板通孔(8)为直孔时,基板通孔(8)的直径为200μm,当基板通孔(8)为弯折孔时,弯折孔与塑封基板(1)表面垂直的部分的直径为200μm,弯折孔与塑封基板(1)表面水平的部分与基板布线(4)结构一致。
9.根据权利要求8所述的一种基于倒装焊的塑封菊花链电路结构,其特征在于:散热片(7)材质为铜或铝,粘接散热片(7)后,基板上测试焊盘(6)被散热片(7)覆盖。
10.如权利要求1~9任一项所述的一种基于倒装焊的塑封菊花链电路结构的测试方法,其特征在于,包括步骤如下:
步骤一、将未粘接散热片(7)的菊花链电路结构上设置有芯片(2)的一面朝上,将万用表调至欧姆档,使万用表的红黑表笔分别与一组基板上测试焊盘(6)接触,记录测试数值,保留两位有效数字,直至遍历每一组基板上测试焊盘(6);
步骤二、将未粘接散热片(7)的菊花链电路结构上设置有基板下测试焊盘(9)的一面朝上,将万用表调至欧姆档,使万用表的红黑表笔分别接触与步骤一中基板上测试焊盘(6)对应的基板下测试焊盘(9),记录测试数值,保留两位有效数字,直至遍历每一组基板下测试焊盘(9);
步骤三、对比步骤一和步骤二的测试数值;
步骤四、粘接散热片(7),进行相关可靠性验证试验;
步骤五、将步骤四中完成相关可靠性验证试验的菊花链电路结构上设置有基板下测试焊盘(9)的一面朝上,将万用表调至欧姆档,使万用表的红黑表笔分别接触步骤一中与基板上测试焊盘(6)对应的基板下测试焊盘(9),记录测试数值,保留两位有效数字,直至遍历每一组基板下测试焊盘(9);
步骤六、对比步骤一、步骤二和步骤五的测试数值,对菊花链电路结构的电通断情况进行判断。
CN202010536781.1A 2020-06-12 2020-06-12 一种基于倒装焊的塑封菊花链电路结构及测试方法 Active CN111725152B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010536781.1A CN111725152B (zh) 2020-06-12 2020-06-12 一种基于倒装焊的塑封菊花链电路结构及测试方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010536781.1A CN111725152B (zh) 2020-06-12 2020-06-12 一种基于倒装焊的塑封菊花链电路结构及测试方法

Publications (2)

Publication Number Publication Date
CN111725152A true CN111725152A (zh) 2020-09-29
CN111725152B CN111725152B (zh) 2021-12-28

Family

ID=72566557

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010536781.1A Active CN111725152B (zh) 2020-06-12 2020-06-12 一种基于倒装焊的塑封菊花链电路结构及测试方法

Country Status (1)

Country Link
CN (1) CN111725152B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022116891A1 (zh) * 2020-12-04 2022-06-09 中兴通讯股份有限公司 一种焊点电迁移的测量方法及装置
US20220344225A1 (en) * 2021-04-23 2022-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package including test line structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1851912A (zh) * 2006-03-30 2006-10-25 威盛电子股份有限公司 芯片封装体
CN103151329A (zh) * 2011-12-07 2013-06-12 台湾积体电路制造股份有限公司 用于封装芯片的钝化层
CN104299959A (zh) * 2013-07-16 2015-01-21 中芯国际集成电路制造(上海)有限公司 倒装芯片的测试结构、倒装芯片和倒装芯片的制作方法
CN107167685A (zh) * 2017-06-27 2017-09-15 苏州苏纳光电有限公司 倒装焊接的电学测试方法及系统
CN109979842A (zh) * 2019-03-29 2019-07-05 上海华力集成电路制造有限公司 芯片失效测试结构、包括其的芯片及应用其的测试方法
CN110911365A (zh) * 2019-10-28 2020-03-24 北京时代民芯科技有限公司 一种倒装焊封装散热结构及制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1851912A (zh) * 2006-03-30 2006-10-25 威盛电子股份有限公司 芯片封装体
CN103151329A (zh) * 2011-12-07 2013-06-12 台湾积体电路制造股份有限公司 用于封装芯片的钝化层
CN104299959A (zh) * 2013-07-16 2015-01-21 中芯国际集成电路制造(上海)有限公司 倒装芯片的测试结构、倒装芯片和倒装芯片的制作方法
CN107167685A (zh) * 2017-06-27 2017-09-15 苏州苏纳光电有限公司 倒装焊接的电学测试方法及系统
CN109979842A (zh) * 2019-03-29 2019-07-05 上海华力集成电路制造有限公司 芯片失效测试结构、包括其的芯片及应用其的测试方法
CN110911365A (zh) * 2019-10-28 2020-03-24 北京时代民芯科技有限公司 一种倒装焊封装散热结构及制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022116891A1 (zh) * 2020-12-04 2022-06-09 中兴通讯股份有限公司 一种焊点电迁移的测量方法及装置
US20220344225A1 (en) * 2021-04-23 2022-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package including test line structure

Also Published As

Publication number Publication date
CN111725152B (zh) 2021-12-28

Similar Documents

Publication Publication Date Title
KR100856609B1 (ko) 반도체장치 및 그 제조방법
KR100997793B1 (ko) 반도체 패키지 및 이의 제조 방법
KR100868419B1 (ko) 반도체장치 및 그 제조방법
US9240393B2 (en) High yield semiconductor device
US9230942B2 (en) Semiconductor device including alternating stepped semiconductor die stacks
TWI565014B (zh) 半導體裝置及其製造方法
US8525333B2 (en) Electronic device and manufacturing method therefor
CN111725152B (zh) 一种基于倒装焊的塑封菊花链电路结构及测试方法
US20140061951A1 (en) Package on package structure and method for manufacturing same
JPH09213749A (ja) 半導体装置及びその製造方法
US7667473B1 (en) Flip-chip package having thermal expansion posts
JPH07170098A (ja) 電子部品の実装構造および実装方法
CN102163591A (zh) 一种球型光栅阵列ic芯片封装件及其生产方法
KR20070076084A (ko) 스택 패키지와 그 제조 방법
US7696618B2 (en) POP (package-on-package) semiconductor device
CN101425510A (zh) 半导体元件的叠层封装结构及其方法
US6649833B1 (en) Negative volume expansion lead-free electrical connection
KR101169687B1 (ko) 반도체 칩 실장용 범프 및 이를 포함하는 반도체 칩과 이의 전기적 테스트 방법
KR20040037561A (ko) 반도체패키지
JPS60123093A (ja) 半導体装置の装着方法
CN220821560U (zh) 一种基于htcc基板的封装结构
CN116247037A (zh) 一种集成电路菊花链结构及失效定位方法
JPH08153826A (ja) 半導体集積回路装置
US20220406695A1 (en) Semiconductor device package having a ball grid array with multiple solder ball materials
TWI393197B (zh) 晶片封裝

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant