CN111724842B - 半导体装置 - Google Patents

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Abstract

本公开涉及一种半导体装置。实施方式提供缓和了最大施加电压的半导体装置。实施方式的半导体装置具有第1副开关和第2副开关，在第1电压、比第1电压低的第2电压、比第1电压低的第3电压以及比第3电压低的第4电压中，第1电压和第3电压中的任意一方被输入至第1副开关，第2电压和第4电压中的任意一方被输入至第2副开关，在来自第1副开关的输出被从半导体装置输出的情况下，第2电压被输入至第2副开关，在来自第2副开关的输出被从半导体装置输出的情况下，第3电压被输入至第1副开关。

Description

半导体装置
本申请主张以日本专利申请2019-51998号(申请日：2019年3月19日)为在先申请的优先权。本申请通过参照该在先申请而包含在先申请的全部内容。
技术领域
本发明的实施方式涉及半导体装置。
背景技术
使用可变电阻元件作为存储单元阵列的交叉点型存储装置，作为与以往相比能够容易地实现大容量存储的存储装置而受到了关注。
在交叉点型存储装置中，被称为位线和字线的多条布线交叉排列，在位线与字线的交点形成存储单元。一个存储单元的写入，通过对连接于该单元的位线和字线施加电压或电流来进行。
发明内容
实施方式提供一种缓和了最大施加电压的半导体装置。
实施方式的半导体装置具有第1副开关和第2副开关，在第1电压、比第1电压低的第2电压、比第1电压低的第3电压以及比第3电压低的第4电压中，第1电压和第3电压中的任意一方被输入至第1副开关，第2电压和第4电压中的任意一方被输入至第2副开关，在来自第1副开关的输出被从半导体装置输出的情况下，第2电压被输入至第2副开关，在来自第2副开关的输出被从半导体装置输出的情况下，第3电压被输入至第1副开关。
附图说明
图1是第1实施方式的半导体开关(半导体装置)的电路图。
图2是第1实施方式的半导体开关(半导体装置)的电路图的工作的一例。
图3是第1实施方式的半导体开关(半导体装置)的电路图的工作的一例。
图4是第1实施方式的半导体开关(半导体装置)的电路图的工作的另外一例。
图5是第1实施方式的半导体开关(半导体装置)的电路图的工作的另外一例。
图6是第2实施方式的半导体开关(半导体装置)的电路图。
图7是第2实施方式的半导体开关(半导体装置)的电路图的工作的一例。
图8是第2实施方式的半导体开关(半导体装置)的电路图的工作的一例。
图9是第2实施方式的半导体开关(半导体装置)的电路图的工作的另外一例。
图10是第2实施方式的半导体开关(半导体装置)的电路图的工作的另外一例。
图11是表示第3实施方式的存储系统的构成的示意图。
图12是表示第3实施方式的存储芯片的构成的示意图。
图13是第3实施方式的存储单元阵列的示意剖视图。
图14是第3实施方式的存储单元阵列的示意立体图。
图15的(a)、(b)是第3实施方式的存储单元的示意剖视图。
图16是第3实施方式的存储单元的主要部分的电路图。
图17是第3实施方式的一个形式的半导体装置的电路图。
图18是第3实施方式的一个形式的半导体装置的电路图的工作的一例。
图19是第3实施方式的一个形式的半导体装置的电路图的工作的一例。
图20是第3实施方式的一个形式的半导体装置的电路图的工作的一例。
图21是第3实施方式的一个形式的半导体装置的电路图的工作的一例。
图22是第3实施方式的其他形式的半导体装置的电路图。
图23的(a)～(c)是使用于第3实施方式的半导体装置的各开关的电路图。
图24是作为第3实施方式的比较方式的半导体装置的电路图。
图25是表示第3实施方式的半导体装置(电源电路)的应用例的示意图。
标号说明
41…第1副开关；41a…第1PMOS晶体管；41b…第1NMOS晶体管；41c…第1副开关的输入；41d…第1副开关的输出；42…第2副开关；42a…第2PMOS晶体管；42b…第2NMOS晶体管；42c…第2副开关的输入；42d…第2副开关的输出；43…第1INV电路；43a…第1INV电路的输入；43b…第1INV电路的输出；44…第1NAND电路；44a…第1NAND电路的第1输入；44b…第1NAND电路的第2输入；44c…第1NAND电路的输出；45…第2NAND电路；45a…第2NAND电路的第1输入；45b…第2NAND电路的第2输入；45c…第2NAND电路的输出；46…第2INV电路；46a…第2INV电路的输入；46b…第2INV电路的输出；48…半导体开关(半导体装置)的输出；50…半导体开关(半导体装置)；90…半导体开关(半导体装置)；93…第1NOR电路；93a…第1NOR电路的第1输入；93b…第1NOR电路的第2输入；93c…第1NOR电路的输出；94…第3INV电路；94a…第3INV电路的输入；94b…第3INV电路的输出；95…第4INV电路；95a…第4INV电路的输入；95b…第4INV电路的输出；96…第2NOR电路；96a…第2NOR电路的第1输入；96b…第2NOR电路的第2输入；96c…第2NOR电路的输出。
具体实施方式
以下，使用附图对实施方式进行说明。此外，在附图中，对于相同或者类似的部位标注了相同或者类似的标号。
本说明书中，为了表示部件等的位置关系，将图面的上方向记述为“上”，将图面的下方向记述为“下”。在本说明书中，“上”、“下”的概念并非一定是表示与重力方向的关系的用语。
(第1实施方式)
本实施方式的半导体开关(半导体装置)具有第1副开关和第2副开关，在第1电压、比第1电压低的第2电压、比第1电压低的第3电压以及比第3电压低的第4电压中，第1电压和第3电压中的任意一方被输入至第1副开关，第2电压和第4电压中的任意一方被输入至第2副开关，在来自第1副开关的输出被从半导体装置输出的情况下，第2电压被输入至第2副开关，在来自第2副开关的输出被从半导体装置输出的情况下，第3电压被输入至第1副开关。
另外，本实施方式的半导体开关(半导体装置)具备：第1INV电路，其输出被连接于第1副开关的输入；第1NAND电路，其输出被连接于第1INV电路的输入；第2NAND电路，其输出被连接于第2副开关的输入；以及第2INV电路，其输出被连接于第2NAND电路的第1输入。
图1是本实施方式的半导体开关(半导体装置)50的电路图。
半导体开关50具备第1副开关41、第2副开关42、第1INV电路43、第1NAND电路44、第2NAND电路45以及第2INV电路46。
第1副开关41具有第1PMOS晶体管41a和第1NMOS晶体管41b。更具体而言，第1副开关41是第1PMOS晶体管41a以及第1NMOS晶体管41b的源极和漏极相互连接的所谓的传输门(transmission gate、transfer gate)。
第2副开关42具有第2PMOS晶体管42a和第2NMOS晶体管42b。更具体而言，第2副开关42是第2PMOS晶体管42a以及第2NMOS晶体管42b的源极和漏极相互连接的所谓的传输门(transmission gate、transfer gate)。
对于第1NMOS晶体管41b的栅极，作为第3选择信号供给VDDL(第2电压的一例，例如+2V)或者VSSL(第4电压的一例，例如-6V)。另一方面，对于第2PMOS晶体管42a的栅极，作为第3选择信号供给VDDH(第1电压的一例，例如+6V)或者VSSH(第3电压的一例，例如-2V)。在这里，第2电压比第1电压低，第3电压比第1电压低，第4电压比第3电压低。另外，优选第2电压比第3电压高。
第1副开关的输出41d以及第2副开关的输出42d被连接于半导体开关(半导体装置)的输出48。
第1PMOS晶体管41a的栅极以及第2NMOS晶体管42b的栅极相互连接。另外，VDDL或者VSSH被供给至第1PMOS晶体管41a的栅极以及第2NMOS晶体管42b的栅极。
第1INV电路的输出43b被连接于第1副开关的输入41c。
第1NAND电路的输出44c被连接于第1INV电路的输入43a。第1NAND电路44具有第1NAND电路的第1输入44a和第1NAND电路的第2输入44b。第1NAND电路的第1输入44a被输入第1输入信号(IN_H)。这里，为使电路构成简化，优选第1输入信号(IN_H)例如是第1电压或者第3电压。不过，第1输入信号(IN_H)并不限定于此。
第1NAND电路的第2输入44b被输入第1电压或者第3电压。
这里，第1NAND电路的第1输入44a和第2输入44b可以分别被输入互换的输入信号。即，第1NAND电路的第1输入44a可以被输入例如第1电压或者第3电压，第1NAND电路的第2输入44b可以被输入第1输入信号(IN_H)。
第2NAND电路的输出45c被连接于第2副开关的输入42c。第2INV电路的输出46b被连接于第2NAND电路的第1输入45a。第2NAND电路的第2输入45b被输入第2电压或者第4电压。
第2INV电路的输入46a被输入第2输入信号(IN_L)。这里，优选第2输入信号(IN_L)例如是第2电压(例如+2V)或者第4电压(例如-6V)，因为电路构成会被简化。不过，第2输入信号(IN_L)并不限定于此。
这里，第2NAND电路的第1输入45a和第2输入45b可以分别被输入互换的输入信号。即，第2NAND电路的第1输入45a可以被输入例如第2电压或者第4电压，第2INV电路的输出46b可以被连接于第2NAND电路的第2输入45b。
图2和图3是本实施方式的半导体开关(半导体装置)50的电路图的工作的一例。在图2和图3中，设为通过第2副开关42的输出42d输出的信号被用作半导体开关的输出48。即，设为第1NMOS晶体管41b和第1PMOS晶体管41a截止(off)，第2NMOS晶体管42b和第2PMOS晶体管42a导通(on)。第1NMOS晶体管41b的栅极被输入第4电压(-6V)。并且，第2PMOS晶体管42a的栅极被输入第3电压(-2V)。第1PMOS晶体管41a的栅极和第2NMOS晶体管42b的栅极被输入VDDL(+2V，第2电压)。并且在该情况下，优选第1副开关的输入41c被输入第3电压(-2V)。因此，第1NAND电路的第2输入44b(第1NAND电路的一方的输入)被输入第3电压(-2V)。该情况下，第1输入信号(IN_H)无论是第1电压(+6V)和第3电压(-2V)中的哪一方，来自第1NAND电路44的输出均为逻辑值为1的第1电压(+6V)。因此，通过第1INV电路43输出逻辑值为0的第3电压(-2V)，作为结果，第1副开关的输入41c会被输入第3电压(-2V)。
图3中示出第2副开关42侧的工作。第2NAND电路的第2输入45b被输入第2电压(+2V)。此外，第2INV电路的输入46a被输入第2电压(+2V)或第4电压(-6V)。作为结果，第2副开关的输入42c被输入第2电压(+2V)或第4电压(-6V)。
在图2和图3的形式中，第1NMOS晶体管41b的栅极与第1副开关的输入41c之间的电压差为(-6V)-(-2V)＝-4V，此外第1PMOS晶体管41a的栅极与第1副开关41c之间的电压差为(+2V)-(-2V)＝4V。此外，在第2副开关的输入42c被输入第4电压(-6V)时，第2NMOS晶体管42b的栅极与第2副开关的输入42c之间的电位差为(+2V)-(-6V)＝+8V。此外，第2PMOS晶体管42a的栅极与第2副开关的输入42c之间的电位差为(-2V)-(-6V)＝4V。
图4和图5是本实施方式的半导体开关(半导体装置)50的电路图的工作的另外一例。这里，与图2和图3的情况不同，设为通过第1副开关41的输出41d输出的信号被用作半导体开关的输出48。即，设为第1NMOS晶体管41b和第1PMOS晶体管41a导通(on)，第2NMOS晶体管42b和第2PMOS晶体管42a截止(off)。第1NMOS晶体管41b的栅极被输入第2电压(+2V)。并且，第2PMOS晶体管42a的栅极被输入第1电压(+6V)。此外，在该情况下，第2NAND电路的第2输入45b被输入第4电压(-6V)。另外，第1PMOS晶体管41a的栅极和第2NMOS晶体管42b的栅极被输入VSSH(-2V，第3电压)。该情况下，第2输入信号(IN_L)无论是第2电压(+2V)和第4电压(-6V)中的哪一方，来自第2NAND电路45的输出均为逻辑值为1的第2电压(+2V)。作为结果，第2副开关的输入42c会被输入第2电压(2V)。此外，在图5中示出了第1副开关41侧的工作。
在图4和图5的形式中，在第1副开关的输入41c被输入第1电压(+6V)时，第1NMOS晶体管41b的栅极与第1副开关的输入41c之间的电压差为(+2V)-(+6V)＝-4V，此外第1PMOS晶体管41a的栅极与第1副开关41c之间的电压差为(-2V)-(+6V)＝-8V。并且，第2NMOS晶体管42b的栅极与第2副开关的输入42c之间的电位差为(-2V)-(+2V)＝-4V。此外，第2PMOS晶体管42a的栅极与第2副开关的输入42c之间的电位差为(+6V)-(+2V)＝4V。
接下来，对本实施方式的作用效果进行记述。
为了保护被用于副开关的晶体管，优选对在第1副开关41和第2副开关42中使用的晶体管的各电极间施加的电压的差为不高的电压差。
在半导体开关(半导体装置)50中，在第1电压(+6V)与第4电压(-6V)的差分被施加到晶体管的情况下，存在被施加绝对值最大为12V的电压差的可能性。但是，如上所述，在半导体开关(半导体装置)50中不会发生那样的情况，最大的电压差的绝对值为8V。即，施加于晶体管的最大施加电压会被缓和。
即使第1PMOS晶体管41a的栅极与第2NMOS晶体管42b的栅极相互连接也没有问题。
为了连接第1PMOS晶体管41a的栅极与第2NMOS晶体管42b的栅极而优选第2电压比第3电压高。
根据本实施方式的半导体开关(半导体装置)，能够提供最大施加电压被缓和了的半导体开关(半导体装置)。
(第2实施方式)
本实施方式的半导体开关(半导体装置)具有第1副开关和第2副开关，在第1电压、比第1电压低的第2电压、比第1电压低的第3电压以及比第3电压低的第4电压中，第1电压和第3电压中的任意一方被输入至第1副开关，第2电压和第4电压中的任意一方被输入至第2副开关，其中，在来自第1副开关的输出被从半导体装置输出的情况下，第2电压被输入至第2副开关，在来自第2副开关的输出被从半导体装置输出的情况下，第3电压被输入至第1副开关。
并且，本实施方式的半导体开关(半导体装置)具备：第1NOR电路，其输出被连接于第1副开关的输入；第3INV电路，其输出被连接于第1NOR电路的第1输入；第4INV电路，其输出被连接于第2副开关的输入；以及第2NOR电路，其输出被连接于第4INV电路的输入。
这里，对于与第1实施方式重复的内容，省略其记载。
图6是本实施方式的半导体开关(半导体装置)90的电路图。
半导体开关90具备第1副开关41、第2副开关42、第1NOR电路93、第3INV电路94、第4INV电路95以及第2NOR电路96。
第1NOR电路93的输出93c被连接于第1副开关的输入41c。
第3INV电路94的输出94b被连接于第1NOR电路93的第1输入(第1NOR电路93的一方的输入)93a。第3INV电路的输入94a被输入第1输入信号(IN_H)。
第1NOR电路93的第2输入(第1NOR电路93的另一方的输入)93b被输入第1电压或者第3电压。这里，在图6中，第2PMOS晶体管42a的栅极被输入“EN_H(VDDH/VSSH)”，另外第1NOR电路93的第2输入93b被输入“ENB_H(VDDH/VSSH)”，这意味着在第2PMOS晶体管42a的栅极被输入第3电压的情况下，第1NOR电路93的第2输入93b被输入第1电压，在第2PMOS晶体管42a的栅极被输入第1电压的情况下，第1NOR电路93的第2输入93b被输入第3电压。
这里，第1NOR电路93的第1输入93a和第2输入93b可以分别被输入互换的输入信号。即，第1NOR电路93的第1输入93a可以被输入例如第1电压或者第3电压，第3INV电路94的输出94b可以被连接于第1NOR电路93的第2输入93b。
第4INV电路的输出95b被连接于第2副开关的输入42c。第2NOR电路96的输出96c被连接于第4INV电路的输入95a。第2NOR电路96的第1输入96a(第2NOR电路96的一方的输入)被输入第2输入信号(IN_L)。这里，优选第2输入信号(IN_L)例如是第2电压(例如+2V)或者第4电压(例如-6V)，因为电路构成会被简化。不过，第2输入信号(IN_L)并不限定于此。
第2NOR电路96的第2输入(第2NOR电路96的另一方的输入)96b被输入第2电压或者第4电压。输入至第2NOR电路96的第2输入(第2NOR电路96的另一方的输入)96b的电压与输入至第1NMOS晶体管41b的栅极的电压相同。
这里，第2NOR电路96的第1输入96a和第2输入96b可以分别被输入互换的输入信号。
图7和图8是本实施方式的半导体开关(半导体装置)90的电路图的工作的一例。图7中，设为通过第2副开关42的输出42d被输出的信号被用作半导体开关的输出48。该情况下，优选第1副开关的输入41c被输入第3电压(-2V)。为此，第1NOR电路的第2输入93b(第1NOR电路的一方的输入)被输入第1电压(+6V)。此外，第1PMOS晶体管41a的栅极和第2NMOS晶体管42b的栅极被输入VDDL(+2V，第2电压)。该情况下，第1输入信号(IN_H)无论是第1电压(+6V)和第3电压(-2V)中的哪一方，来自第1NOR电路93的输出均是逻辑值为0的第3电压(-2V)。
图8中示出第2副开关42侧的工作。第2输入96b被输入第4电压(-6V)。因此，在第2NOR电路96的第1输入96a被输入第4电压(-6V)的情况下，第4INV电路的输入95a被输入第2电压(+2V)。作为结果，第2副开关的输入42c被输入第4电压(-6V)。
在图7和图8的形式中，第1NMOS晶体管41b的栅极与第1副开关的输入41c之间的电压差为(-6V)-(-2V)＝-4V，另外第1PMOS晶体管41a的栅极与第1副开关41c之间的电压差为(+2V)-(-2V)＝+4V。并且，在第2NOR电路96的第1输入96a被输入第4电压(-6V)的情况下，第2NMOS晶体管42b的栅极与第2副开关的输入42c之间的电位差为(+2V)-(-6V)＝+8V。此外，第2PMOS晶体管42a的栅极与第2副开关的输入42c之间的电位差为(-2V)-(-6V)＝+4V。
图9和图10是本实施方式的半导体开关(半导体装置)90的电路图的工作的另外一例。在图9和图10中，与图7和图8的情况不同，设为通过第1副开关41的输出41d而被输出的信号被用作半导体开关的输出48。在图9中，第2NOR电路96的第2输入96b被输入与第1NMOS晶体管41b的栅极相同的第2电压(+2V)，因而第4INV电路的输入95a被输入第4电压(-6V)。作为结果，对第4INV电路95的输出输出第2电压(+2V)。
图10同样表示第1副开关侧的工作。
在图9和图10的形式中，在第3INV电路的输入94a被输入第1电压的情况下，第1NMOS晶体管41b的栅极与第1副开关的输入41c之间的电压差为(+2V)-(+6V)＝-4V，此外第1PMOS晶体管41a的栅极与第1副开关41c之间的电压差为(-2V)-(+6V)＝-8V。并且，第2NMOS晶体管42b的栅极与第2副开关的输入42c之间的电位差为(-2V)-(+2V)＝-4V。另外，第2PMOS晶体管42a的栅极与第2副开关的输入42c之间的电位差为(+6V)-(+2V)＝4V。
接下来，对本实施方式的作用效果进行记述。
在半导体开关(半导体装置)90中，最大电压差的绝对值也是8V。即，与第1实施方式同样地，被施加于晶体管的最大施加电压会被缓和。
根据本实施方式的半导体开关(半导体装置)，能够提供最大施加电压被缓和了的半导体开关(半导体装置)。
(第3实施方式)
本实施方式的半导体装置具备：第1开关，其使用第1选择信号以及第2选择信号，从第1电压、比第1电压低的第2电压、比第1电压低的第3电压以及比第3电压低的第4电压中，选择第1电压以及第3电压和第2电压以及第4电压中的任意一方；第2开关，其从作为第1电压和第3电压中的任意一方的第1输入信号以及作为第2电压和第4电压中的任意一方的第2输入信号中选择第1输入信号和第2输入信号中的任意一方；第3开关，其在通过第1开关选择了第1电压和第3电压并通过第2开关选择了作为第1电压的第1输入信号的情况下，输出第3电压，在通过第1开关选择了第1电压和第3电压并通过第2开关选择了作为第3电压的第1输入信号的情况下，输出第1电压，在通过第1开关选择了第2电压和第4电压并通过第2开关选择了作为第2电压的第2输入信号的情况下，输出第2电压，在通过第1开关选择了第2电压和第4电压并通过第2开关选择了作为第4电压的第2输入信号的情况下，输出第4电压；第4开关，在从第3开关输出了第3电压的情况下输出第1电压，在从第3开关输出了第1电压的情况下输出第3电压，在从第3开关输出了第2电压的情况下输出第4电压，在从第3开关输出了第4电压的情况下输出第2电压；以及控制电路，对第1开关、第2开关、第3开关和第4开关进行控制。
本实施方式的半导体装置是使用了第1或者第2实施方式的半导体开关的半导体装置。这里，对于与第1和第2实施方式重复的内容省略其记载。
图11是表示本实施方式的存储系统200的构成的示意图。存储系统200与主机300可通信地连接，对于主机300作为外部储存介质发挥作用。主机300对应于例如服务器、个人计算机、或者移动型信息处理装置等。
存储系统200具有存储芯片150和存储控制器210。存储控制器210根据来自主机300的请求或者自动地进行存储芯片150的控制。
存储控制器210具有控制部211、主机I/F(接口)212、存储器I/F(接口)213、ECC(错误校正电路，Error correction circuit)214、缓冲存储器215以及总线216。控制部211、主机I/F212、存储器I/F213、ECC214、缓冲存储器215经由总线216相互可通信地连接。控制部211例如是CPU(中央处理运算单元)，对存储控制器210中的各部进行统一控制。主机I/F212作为与主机300通信的媒介。存储器I/F213作为与存储芯片150的数据及指示的授受的媒介。ECC214进行从存储芯片150读出的数据的错误修正处理。缓冲存储器215对与存储芯片150之间进行授受的数据及指示进行缓冲。此外，缓冲存储器215被用作控制部211的工作区域。
图12是表示本实施方式的存储芯片150的构成的示意图。
存储芯片150具有存储单元阵列1、行(Row)系电路2、列(Column)系电路3、地址接收器4、地址寄存器5、电源生成电路6、电源驱动电路7、控制电路83、数据输入电路81以及数据输出电路82。
图13是本实施方式的存储单元阵列1的示意剖视图。图14是本实施方式的存储单元阵列1的示意立体图。
存储单元阵列1是具有电阻变化型的存储单元MC的、交叉点型存储装置。存储单元阵列1例如在未图示的硅基板上经由未图示的层间绝缘膜而配置。
字线WL和位线BL例如使用钨来形成。字线WL和位线BL沿着上下方向(Z方向)以预定间隔交替配置。字线WL例如在X方向上延伸。各字线WL沿着Y方向以预定间隔配置。位线BL例如沿着Y方向延伸。各位线BL沿着X方向以预定间隔配置。如图14所示，字线WL与位线BL沿着相互交叉的方向配置。
在Z方向上相邻的字线WL与位线BL的各交叉位置处配置有存储单元MC。图13示出在图13中央的位线BL与在其上下各设置有3条的字线WL之间配置有3个存储单元MC的例子。
另外，存储单元MC的层数、字线WL的条数、位线BL的条数并非限定于上述记载。
图15是实施方式的存储单元MC的示意剖视图。存储单元MC例如是被称为CBRAM(Conductive Bridging Random Access Memory：导电桥式随机存取存储器)的非易失性电阻变化型存储单元。图15的(a)是示出在位线BL与配置于位线BL的下方的字线WL之间配置的存储单元MC的剖面结构的示意剖视图。图15的(b)是示出在位线BL与配置于位线BL的上方的字线WL之间配置的存储单元MC的剖面结构的示意剖视图。
图15的(a)的存储单元MC具有在位线BL与字线WL之间从位线BL侧起依次层叠了位线接触金属层11、阻挡金属层(barrier metal layer)12、离子源电极13、离子扩散层14、对置电极15以及阻挡金属层16的结构。
图15的(b)的存储单元MC具有在位线BL与字线WL之间从字线WL侧起依次层叠了字线接触金属层17、阻挡金属层16、对置电极15、离子扩散层14、离子源电极13以及阻挡金属层12的结构。
离子源电极13包含例如Cu(铜)、Ag(银)、Al(铝)，Co(钴)或者Ni(镍)等金属元素。
离子扩散层14具有离子源电极13中的离子化的金属元素能够进行电场扩散的结构。离子扩散层14例如包含非晶硅、硅氧化膜、硅氮化膜或者过渡金属氧化物。
在存储单元MC的初始状态下，金属离子没有从离子源电极13移动到离子扩散层14，因此离子源电极13与对置电极15之间为高电阻状态(OFF)。
接下来，对离子源电极13与对置电极15之间施加作为比较高的电压的置位(set)电压(写入电压)。即，向离子源电极13施加正的电压，向对置电极15施加负的电压。此时，金属离子从离子源电极13移动到离子扩散层14。由此，离子源电极13与对置电极15之间成为低电阻化的低电阻状态(ON)。
另一方面，若施加与置位电压相反方向的比较高的电压(复位(reset)电压)，则金属离子向相反方向移动，返回到原来的高电阻状态(OFF)。
此外，在上述的低电阻状态下，若施加了与置位电压相反方向的比较低的电压，则金属离子向离子源电极13的方向移动而成为高电阻状态(OFF)。这里，若向与置位方向相同的方向施加电压，则金属离子会向对置电极15的方向移动而返回到低电阻状态(ON)。
这样一来，存储单元MC作为具有整流特性的切换元件(switchingelement)发挥作用。并且，在使用了n型半导体作为对置电极15的情况下，在与置位方向相反地施加了电压的状态下，与对置电极15的离子扩散层14相接的部分被耗尽。因此，可获得强的整流特性。
图16是实施方式的存储单元的主要部分的电路图。
字线WL被连接于行系电路2，位线BL被连接于列系电路3。并且，存储单元MC被分别配置于字线WL与位线BL的交叉部。
图17是本实施方式的一个形式的半导体装置100的电路图。
半导体装置100例如对应于图12中的列译码器31以及位线选择器33，在图17中示出使用半导体装置100对位线BL供给电压的例子。
半导体装置100具备阱开关(Well switch)(第1开关)60和工作电路99。工作电路99具备输入开关(Input switch)(第2开关)64、NOT部66、输出开关(Output switch)(第3开关)67、以及多路转接器(multiplexer)(第4开关)68。
阱开关60具备第1阱开关部61和第2阱开关部62。第1阱开关部61具备第1电压供给线61a、第2电压供给线61b、第1选择信号供给线61c、以及第1阱开关用开关61d。第2阱开关部62具有第3电压供给线62a、第4电压供给线62b、第2选择信号供给线62c以及第2阱开关用开关62d。
阱开关60使用第1选择信号(SEL1)以及第2选择信号(SEL2)来选择第1电压以及第3电压和第2电压以及第4电压中的任意一方。此外，第2电压比第1电压低，第4电压比第3电压低。作为一例，第1阱开关部61和第2阱开关部62进行如下那样的工作。
第1阱开关部(SW1)61使用从第1选择信号供给线61c供给的第1选择信号(SEL1)，从自第1电压供给线61a供给的第1电压(VH1)和自第2电压供给线61b供给的第2电压(VH2)中，通过第1阱开关用开关61d选择第1电压(VH1)或者第2电压(VH2)。第1选择信号(SEL1)被用于第1阱开关用开关61d的控制。
第2阱开关部(SW2)62使用从第2选择信号供给线62c供给的第2选择信号(SEL2)，从自第3电压供给线62a供给的第3电压(VL1)和自第4电压供给线62b供给的第4电压(VL2)中，通过第2阱开关用开关62d选择第3电压(VL1)或者第4电压(VL2)。第2选择信号(SEL2)被用于第2阱开关用开关62d的控制。
阱开关60可以说是用于供给使工作电路99工作的电源的开关。
输入开关64具有第1输入信号供给线64a、第2输入信号供给线64b、第3选择信号供给线64c以及输入开关用开关64d。
输入开关64使用从第3选择信号供给线64c供给的第3选择信号(SEL3)，从自第1输入信号供给线64a供给的第1输入信号(IN_H)和自第2输入信号供给线64b供给的第2输入信号(IN_L)中，通过输入开关用开关(SW3)64d选择第1输入信号(IN_H)或者第2输入信号(IN_L)。第3选择信号被用于输入开关用开关64d的控制。
优选第1输入信号(IN_H)例如是第1电压或者第3电压，因为不需要电源域的区分，并且电路构成被简化。此外，优选第2输入信号(IN_L)例如是第2电压或者第4电压，因为不需要电源域(power domain)的区分，并且电路构成被简化。不过，第1输入信号(IN_H)以及第2输入信号(IN_L)并不限定于此。
此外，作为输入开关64，具体而言，优选使用第1实施方式的半导体开关50。该情况下，设为第1输入信号供给线64a连接于半导体开关50的第1NAND电路的第1输入44a。此外，设为第2输入信号供给线64b连接于半导体开关50的第2INV电路的输入46a。并且，设为半导体开关的输出48连接于后述的第1NOT部布线66a和第2NOT部布线66c。
NOT部66具有第1NOT部布线66a、第5INV电路66b以及第2NOT部布线66c。
第1NOT部布线66a以及第2NOT部布线66c连接于输入开关用开关64d。由此，第1输入信号(IN_H)或者第2输入信号(IN_L)被供给至第1NOT部布线66a以及第2NOT部布线66c。由于第5INV电路66b连接于第1NOT部布线66a，因此第1输入信号(IN_H)或者第2输入信号(IN_L)所具有的逻辑值被反转，并被输出至图17的以“INN”示出的部位。另一方面，由于第2NOT部布线66c没有与INV电路连接，因此第1输入信号或者第2输入信号所具有的逻辑值保持原样地被输出至图17的以“INP”示出的部位。
输出开关67具有第4选择信号供给线67a和输出开关用开关(SW4)67b。
第4选择信号供给线67a供给第3选择信号(SEL3)。并且，使用第3选择信号，通过输出开关用开关67b选择被输出至“INN”的信号和被输出至“INP”的信号中的任意一方。
多路转接器68是具有下述作用的开关，即例如在被供给了逻辑值为“1”的信号时选择在图17纸面中记载于下侧的BLDRV线68b，在被供给了逻辑值为“0”的信号时选择在图17纸面中记载于上侧的BLDRVU线68a。通过多路转接器68适当选择出的供给至BLDRVU线68a或者BLDRV线68b的信号被供给至位线BL。
图18至图21是实施方式的一个形式的半导体装置100的工作的一例。
使用图18进行说明。第1选择信号(SEL1)是+6V或者-2V。在图18中，选择+6V作为第1选择信号(SEL1)。因此，通过第1选择信号供给线61c被供给+6V。
利用通过第1选择信号供给线61c供给的+6V的信号，第1阱开关用开关61d从VH1(第1电压，+6V)和VH2(第2电压，+2V)中，选择VH2(第2电压，+2V)。由此，被供给+2V作为工作电路99的一方的工作电压(VH3)。
出于电路构成的简化的目的，优选第1选择信号(SEL1)与第1电压或者第3电压相等。
第2选择信号(SEL2)是+2V或者-6V。在图18中，选择+2V作为第2选择信号(SEL2)。通过第2选择信号供给线62c被供给+2V的信号。
利用通过第2选择信号供给线62c供给的+2V的信号，第2阱开关用开关62d从VL1(第3电压，-2V)和VL2(第4电压，-6V)中，选择VL2(第4电压，-6V)。由此，被供给-6V作为工作电路99的一方的工作电压(VL3)。
出于电路构成的简化的目的，优选第2选择信号(SEL2)与第2电压或者第4电压相等。
第1输入信号供给线64a供给第1电压(+6V)或者第3电压(-2V)作为第1输入信号(IN_H)。第2输入信号供给线64b供给第2电压(+2V)或者第4电压(-6V)作为第2输入信号(IN_L)。在图18中，供给第2电压(+2V)作为第2输入信号(IN_L)。
通过第3选择信号供给线64c供给的第3选择信号(SEL3)是第1电压(+6V)或者第3电压(-2V)以及第2电压(+2V)或者第4电压(-6V)。在图18中，供给第3电压(-2V)和第2电压(+2V)作为第3选择信号(SEL3)。由此，输入开关用开关64d选择第2输入信号(IN_L)。
经过了NOT部66的第1NOT部布线66a和第5INV电路66b的作为第2输入信号(IN_L)的第2电压(+2V)成为第4电压(-6V)，并被供给至图18的“INN”的部位。另一方面，经过了第2NOT部布线66c的作为第2输入信号(INL)的第2电压(+2V)保持原样作为第2电压(+2V)，并被输出至图18的“INP”的部位。
输出开关67的第4选择信号供给线67a供给作为第3选择信号(SEL3)的、第3电压(-2V)和第2电压(+2V)。由此，输出用开关(SW4)67b选择“INP”。被供给至“INP”的第2电压(+2V)被供给至多路转接器68。
对多路转接器68的BLDRVU线68a供给例如第2电压(+2V)。另一方面，对BLDRV线68b供给例如第4电压(-6V)。
多路转接器用开关68c是在“逻辑值为1时选择图18的纸面中的下侧”，在“逻辑值为0时选择图18的纸面中的上侧”的开关。在图18中，供给至INP的“+2V”的信号(第2电压)被理解为“逻辑值为1的信号”，被供给至INN的“-6V”的信号(第4电压)被理解为“逻辑值为0的信号”。由此，在图18中，由于被理解为逻辑值为1的情况，所以供给至BLDRV线68b的第4电压(-6V)被供给至位线BL，被用于存储单元MC的工作。
接下来，使用图19进行说明。与图18的情况不同，使用了第4电压(-6V)作为第2输入信号(IN_L)。因此，经过了第1NOT部布线66a和第5INV电路66b的、作为第2输入信号(IN_L)的第4电压(-6V)成为第2电压(+2V)，并被供给至图19“INN”的部位。另一方面，经过了第2NOT部布线66c的、作为第2输入信号(IN_L)的第4电压(-6V)保持原样作为第4电压(-6V)，被输出至图19的“INP”的部位。因此，第4电压(-6V)被供给至多路转接器68。第4电压(-6V)被理解为“逻辑值为0的信号”，所以供给至BLDRVU线68a的第2电压(+2V)被供给至位线BL，用于存储单元MC的工作。
使用图20进行说明。在图20中，选择了-2V作为第1选择信号(SEL1)。因此，通过第1选择信号供给线61c被供给-2V。
利用通过第1选择信号供给线61c供给的-2V的信号，第1阱开关用开关61d从VH1(第1电压，+6V)和VH2(第2电压，+2V)中选择VH1(第1电压，+6V)。由此，被供给+6V作为工作电路99的一方的工作电压(VH3)。
此外，在图20中，选择了-6V作为第2选择信号(SEL2)。通过第2选择信号供给线62c被供给-6V的信号。
利用通过第2选择信号供给线62c供给的-6V的信号，第2阱开关用开关62d从VL1(第3电压，-2V)和VL2(第4电压，-6V)中，选择VL1(第3电压，-2V)。由此，被供给-2V作为工作电路99的一方的工作电压(VL3)。
被供给+6V作为第1输入信号(IN_H)。此外，被供给第1电压(+6V)以及第4电压(-6V)作为第3选择信号(SEL3)。由此，输入开关用开关64d选择第1输入信号(IN_H)。
经过了NOT部66的第1NOT部布线66a和第5INV电路66b的、作为第1输入信号(IN_H)的第1电压(+6V)成为第3电压(-2V)，并被供给至图20的“INN”的部位。另一方面，经过了第2NOT部布线66c的、作为第1输入信号(IN_H)的第1电压(+6V)保持原样作为第1电压(+6V)，被输出至图20的“INP”的部位。
输出开关67的第4选择信号供给线67a供给作为第3选择信号(SEL3)的第1电压(+6V)和第4电压(-6V)。由此，输出用开关(SW4)67b选择“INN”。被供给至“INN”的第3电压(-2V)被供给至多路转接器68。
多路转接器68的BLDRVU线68a被供给例如第1电压(+6V)。另一方面，BLDRV线68b被供给例如第3电压(-2V)。
在图20中，被供给至INP的“+6V”的信号(第1电压)被理解为“逻辑值为0的信号”，被供给至INN的“-2V”的信号(第3电压)被理解为“逻辑值为1的信号”。由此，在图20中，由于被理解为逻辑值为1的情况，所以被供给至BLDRVU线68a的第1电压(+6V)被供给至位线BL，用于存储单元MC的工作。
接着，使用图21进行说明。与图20的情况不同，使用了第3电压(-2V)作为第1输入信号(IN_H)。因此，经过了第1NOT部布线66a和第5INV电路66b的、作为第1输入信号(IN_H)的第3电压(-2V)成为第1电压(+6V)，被供给至图21的“INN”的部位。另一方面，经过了第2NOT部布线66c的、作为第1输入信号(IN_H)的第3电压(-2V)保持原样作为第3电压(-2V)，被输出至图21的“INP”的部位。因此，多路转接器68被供给第1电压(+6V)。第1电压(+6V)被理解为“逻辑值为0的信号”，所以被供给至BLDRV线68b的第3电压(-2V)被供给至位线BL，用于存储单元MC的工作。
图22是实施方式的其他形式的半导体装置110的电路图。半导体装置110是设想了存在多条位线BL的情况的半导体装置。
图23是实施方式的半导体装置所使用的各开关的电路图。
半导体装置110具备阱开关(第1开关)70、输入开关(第2开关)74、译码器部76、输出开关(第3开关)77以及多路转接器(第4开关)78。
阱开关70使用第1选择信号(SEL1)和第2选择信号(SEL2)，从第1电压(+6V)、第2电压(+2V)、第3电压(-2V)以及第4电压(-6V)中，选择第1电压(+6V)以及第3电压(-2V)和第2电压(+2V)以及第4电压(-6V)中的任意一方，供给至工作电路99。并且，第1选择信号(SEL1)例如与第1电压(+6V)或者第3电压(-2V)相等，第2选择信号(SEL2)例如与第2电压(+2V)或者第4电压(-6V)相等。
在图23的(a)所示的第1阱开关部71和第2阱开关部72的电路图中，将第1选择信号(图23的(a)的正向(Forward)/反向(Reverse))供给至第1阱开关部71，选择第1电压(+6V)和第2电压(+2V)中的任意一方。并且，将第2选择信号(图23的(a)的Forward/Reverse)供给至第2阱开关部72，选择第3电压(-2V)和第4电压(-6V)中的任意一方。此外，图23的(a)的第1阱开关部71和第2阱开关部72在图18～图21中所示的半导体装置100中也能够优选使用。
输入开关74从自第1输入信号供给线74a供给的第1输入信号(IN_H)和自第2输入信号供给线74b供给的第2输入信号(IN_L)中，选择第1输入信号和第2输入信号中的任意一方。并且，第1输入信号(IN_H)为第1电压或者第3电压，第2输入信号(IN_L)为第2电压或者第4电压。
输入开关74例如能够通过图1、图6或者图23的(b)所示的电路图实现。此外，图1、图6或者图23的(b)的输入开关74在图18～图21所示的半导体装置100中也能够优选使用。
译码器部76具有译码器76a和INV部76b。图22所记载的译码器76是一个输入两个输出的通用译码器。此外，译码器76的输入输出个数并不限定于此。在第1电压(+6V)从输入开关被输入至译码器76a的情况下，译码器76a输出第1电压(+6V)和第3电压(-2V)。另一方面，在第3电压(-2V)从输入开关被输入至译码器76a的情况下，输出第3电压(-2V)和第1电压(+6V)。
从译码器76a输出的电压经由INV部76b被输入至输出开关77。图23的(c)示出输出开关77的电路图。
通过输出开关77输出的信号被输入至多路转接器78。多路转接器78例如是图22所示那样的将p型MOS晶体管与n型MOS晶体管串联连接成的多路转接器。由此，能够将通过WDRV线79a、VUB线79b、BDRV线79c以及VUX线79d供给的第1电压(+6V)、第2电压(+2V)、第3电压(-2V)以及第4电压(-6V)适当地输出至位线BL。此外，图23的(c)所示的输出开关77在图18～图21所示的半导体装置100中也能够优选使用。
接下来，对实施方式的半导体装置的作用效果进行记述。
在通过工作而使施加至存储单元MC的电压的方向变化的双极(Bipolar)型存储器中，优选能够对位线BL、字线WL施加宽范围的电压。
此外，即使是施加于存储单元MC的电压的方向不变化的单极(Unipolar)型存储器中，也优选能够对被相邻的位线BL夹着的字线WL或者被相邻的字线WL夹着的位线BL施加宽范围的电压。
因此，被设置于与位线BL或者字线WL最近的部分的多路转接器MUX需要设计成即使最大施加电压高也能够应对。作为所涉及的设计的方法，例如考虑将多个晶体管串联连接、或者增长栅极长度来缓和施加于源极电极-漏极电极间的电压等方法。但是，在该情况下，存在由于晶体管的个数增加而电路面积会变大这一问题。此外，关于被设置于与位线BL或者字线WL最近的部分的多路转接器MUX所使用的晶体管的基极(body)-漏极间的电压或者栅极电极-漏极电极间，存在难以缓和施加电压这一问题。
图24示出作为实施方式的比较方式的半导体装置800的电路图。半导体装置800输出VDDH(第1电压的一例，+6V)、VSSH(第3电压的一例，-2V)、VDDL(第2电压的一例，+2V)、VSSL(第4电压的一例，-6V)。该情况下，作为译码器，分别使用VDDH(第1电压的一例，+6V)和VSSH(第3电压的一例，-2V)用译码器876a、以及VDDL(第2电压的一例，+2V)和VSSL(第4电压的一例，-6V)用译码器876b。因此，专有面积会增加。此外，共使用了8个晶体管作为多路转接器MUX。因此，专有面积会进一步增加。此外，具有在连接着的晶体管的基极(body)-漏极电极间、栅极电极-漏极电极间最大施加作为第1电压(+6V)与第4电压(-6V)的差分的12V的风险。因此，会产生晶体管能否承受如此高的电压的施加的顾虑。
实施方式的半导体装置使用阱开关，选择第1电压(+6V)以及第3电压(-2V)和第2电压(+2V)以及第4电压(-6V)中的任意一方。
由此，能够将晶体管进行工作的电压的区域(域)限定在第1电压(+6V)和第3电压(-2V)之间，或者第2电压(+2V)和第4电压(-6V)之间。因此，例如，由于电压的差分成为8V，所以能够降低施加于构成多路转接器MUX的晶体管的电压。
此外，由于能够减少晶体管的个数和译码器的个数，所以能够削减电路面积。
实施方式的半导体装置对半导体装置整体使用阱开关来切换电压。因此，在对很多存储单元一齐进行置位或者复位时是特别适合的。
图25示出表示实施方式的半导体装置的应用例的示意图。图25示出电源300。不局限于存储单元MC的置位、复位，例如，为了供给VDDH与VSSH之间或者VDDL与VSSL之间的电压(VOUT)而优选使用实施方式的电源电路。
对本发明的几个实施方式以及实施例进行了说明，但这些实施方式以及实施例是作为例子而提示的，没有限定发明范围的意图。这些新的实施方式能够以其它各种方式来实施，在不脱离发明主旨的范围内，能够进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围和/或主旨内，并且包含在权利要求书所记载的发明及其等同的范围内。

Claims (6)

1.一种半导体装置，
具备第1副开关和第2副开关，
在第1电压、比所述第1电压低的第2电压、比所述第1电压低的第3电压以及比所述第3电压低的第4电压中，所述第1电压和所述第3电压中的任意一方被输入至所述第1副开关，所述第2电压和所述第4电压中的任意一方被输入至所述第2副开关，
在来自所述第1副开关的输出被从所述半导体装置输出的情况下，所述第2电压被输入至所述第2副开关，在来自所述第2副开关的输出被从所述半导体装置输出的情况下，所述第3电压被输入至所述第1副开关，
所述第1副开关具有第1PMOS晶体管和第1NMOS晶体管，
所述第2副开关具有第2PMOS晶体管和第2NMOS晶体管。
2.根据权利要求1所述的半导体装置，还具备：
第1INV电路，其输出被连接于所述第1副开关的输入；
第1NAND电路，其输出被连接于所述第1INV电路的输入；
第2NAND电路，其输出被连接于所述第2副开关的输入；以及
第2INV电路，其输出被连接于所述第2NAND电路的第1输入。
3.根据权利要求1所述的半导体装置，还具备：
第1NOR电路，其输出被连接于所述第1副开关的输入；
第3INV电路，其输出被连接于所述第1NOR电路的第1输入；
第4INV电路，其输出被连接于所述第2副开关的输入；以及
第2NOR电路，其输出被连接于所述第4INV电路的输入。
4.根据权利要求1所述的半导体装置，
所述第1PMOS晶体管的栅极和所述第2NMOS晶体管的栅极连接。
5.根据权利要求1所述的半导体装置，
所述第2电压或者所述第4电压被供给至所述第1NMOS晶体管的栅极，所述第1电压或者所述第3电压被供给至所述第2PMOS晶体管的栅极。
6.根据权利要求1至5中任意一项所述的半导体装置，
所述第2电压比所述第3电压高。
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