CN1117175A - 二维逆离散余弦变换器 - Google Patents

Abstract

一种IDCT装置，用于对包括数据信号及信息信号的输入信号的二维IDCT操作，所述数据信号包括多个变换系数块及多个变长度时间间隔，各所述块有多个变换系数，各所述时间间隔被插入二接续的宏块之间，所述信息信号包括多个块开始信号。IDCT装置包括：第一一维IDCT模块，用于对各输入块作一维IDCT，以提供各中间块；转置存储模块，用于存储各中间块并提供经转置的中间块；及第二一维IDCT模块，用于对各经转置的中间块作一维IDCT。

Description

二维逆离散余弦变换器

本发明涉及用于数字图象处理系统的二维逆离散余弦变换(IDCT)装置，特别是，涉及能够处理由多个视频数据块及在其间插入不同的时间间隔所组成的经变换的视频信号的IDCT装置。

众所周知，数字化视频信号的传输可以产生比传输模拟信号更高质量的视频图象。当包含一系列图象“帧”的图象信号以数字方式表示时，产生大量数据要传输，特别是在高清晰度电视系统场合。然而，因为普通传输信道的可使用的频带宽度是有限的，为了通过有限的信道带宽传送大量数字数据，不可避免要压缩或减少所传输数据的容量。

图象信号通常可被压缩而不严重影响它的完整性，因为通常在单幅帧的一些像素之间以及各相邻帧的像素之间存在某种相关性或冗余。因此，多数现有技术中图象信号编码方法采用建立在利用或缩小此冗余的概念之上的各种压缩技术(或编码方法)。

一类这种编码方法与利用存在于单幅帧中的冗余的变换技术有关。这种变换方法之一是二维离散余弦变换(DCT)，它在Chen和Pratt的“Scene Adaptive Coder”，IEEE Transactions on Communication，Com-32，No.3(March 1984)中有叙述。

在象ISO/IEC MPEG标准这样的方案中，DCT和其他编码方法一起使用，如差分脉码调制(DPCM)及运动补偿预测编码法，后者采用动作估计及预测(见MPEG Video Simulation Model Three，International Organization for Standardization，Coded Representation of Picture and Audio Information，1990，ISO-IEC/JTC1/SC2/WG8 MPEG90/041)。

在通常的图象编码系统中，每一帧图象信号先被分成几块，其每一块包括预定数目的像素数据，例如64个，并在逐块的基础上作例如离散余弦变换处理。图象信号再作进一步的处理，例如，运动估算及预测。所包含的附加的信号，例如，关于编码处理的信息可被插入某二个接续的块之间。此后，编码的图象信号再作进一步的处理，如用于发送的信道编码。

另一方面，在通常的图象解码系统中，通过传输信道接收到的图象信号受到一系列的解码处理，包括例如，信道解码、变长度解码、行程解码及IDCT操作被完成之前的逆量化。换言之，输入到IDCT装置的信号是由例如包括在图象解码系统中的逆量化器所提供的经变换的视频信号。输入信号可以包括一数据信号，它含有多个块，每一块有预定数目的经变换的数据，该数据以固定的速率馈送给IDCT装置。对某些块，多个不同长度的时间间隔可被插入相应数目的二个接续块之间，其中每个时间间隔对应于在编码器中所插入的所述的各附加信号，间隔长度可以取决于系统。因此，数据信号也包括多个时间间隔，每个时间间隔被插入二个接续的块之间。

除数据信号之外，和数据信号的定时相关的信息信号也被包括在输入信号之中并供给IDCT装置。这种信号的普通例子是块开始信号，它在每个块第一个输入周期处被激励。

如所周知，通常的IDCT处理器以逐块为基础实行IDCT操作，因此，可能有在输入的格式或定时方面的一些限制。典型地，该变换的数据应该以每一个时钟周期一个输入数据的固定速率顺序地被加到IDCT处理器且时间间隔应满足某些条件。例如，时间间隔应是一块时钟周期中输入数据数的倍数或者应大于等待时间。在这里使用的等待时间指的是块的输入之开始到它的输出开始之间的时间间隔并且由IDCT处理器的特性来定义。

假使输入信号不满足由IDCT处理器所施加的所述的条件，IDCT处理器的内部同步变得受扰乱，IDCT处理器不能产生正确的结果。

因此，由于对输入信号定时的约束，现有技术中的IDCT处理器可能变得不能处理被插入某些块之间的不同间隔长度的时间间隔。

提出了不同的方案来克服对输入信号定时的约束。例如，用2个IDCT处理器来处理插入各块之间的不同长度的时间间隔。然而，使用2个IDCT处理器带来系统的价格升高。

所以，本发明的主要目的是提供一种IDCT装置，它能有效地经济地处理被插入一组二个接续的块中间的变长度时间间隔。

按照本发明，提供了一种对具有数据信号及信息信号的输入信号实行二维IDCT操作以产生逆变换数据信号的IDCT装置，其中所述的数据信号包括多个变换系数块及多个变长度的时间间隔，每个所述的块有许多个变换系数，每个所述时间间隔被插入二个接续的块之间，所述信息信号包括多个块开始信号，每个此种信号指示每个块的开始，该装置包括：

(a)一个第一一维(1-D)IDCT模块，用来响应每个块开始信号对每个输入块作一维IDCT操作，从而提供一个中间块；

(b)一个转置存储模块，用来存储中间块以响应块开始信号提供经转置的中间块，其包括：

(b1)转置存储控制器，用来响应块开始信号交替产生一第一组控制信号及一第二组控制信号；

(b2)第一存储装置，用于存储奇数中间块并响应所述第一组控制信号提供经转置的奇数中间块；

(b3)第二存储装置，用于存储偶数中间块并响应所述第二组控制信号提供经转置的偶数中间块；以及

(b4)一个装置，用于结合由所述第一存储装置和第二存储装置提供的经转置的奇数的中间块和经转置的偶数的中间块，从而提供经转置的中间块；和

(c)一个第二一维IDCT模块，用来响应每个块开始信号对每个经转置的中间块作一维IDCT操作，从而提供逆变换数据。

本发明的以上的和其他目的及特点由下面结合附图给出的优选实施例的叙述将变得更清楚，这些附图是：

图1表示本发明IDCT装置的方框图；

图2是示于图1的第一一维IDCT模块的详细框图；

图3描述了示于图1的转置存储模块的框图；

图4画出示于图3的转置存储控制器的框图；

图5表示根据本发明使用的各种信号的示例性波形。

在图1中示出本发明的IDCT装置1，在IDCT装置1中使用的各种信号在图5中说明。IDCT装置1包括：第一一维IDCT模块100，用来对输入数据块实施一维IDCT，从而提供中间块；转置存储模块300，用来存储及转置中间块；以及第二一维IDCT模块200，用来对转置的中间块作另一次一维IDCT。

给本发明的IDCT装置1的输入信号是标准型的经变换的视频信号，它可以从如逆量化器(末示出)这样的图象解码系统的另一部件提供而来，它包括数据信号和块开始信号。数据信号在图1和图5中以“输入数据”代表，包括了多个经变换的数据的块，块开始信号用DBS代表，指示包括在数据信号中的各块的开始。每个块有预定数目，例如64的变换数据，对一些二个接续的块有不同长度的时间间隔被插入其间。例如，间隔长度为G的时间间隔被插入图5中第2和第3块之间。

数据信号被输入到第一一维IDCT模块100，在那里作一维逆变换。特别是，第一一维IDCT模块100用预定的IDCT系数矩阵乘输入块来实行一维IDCT，从而提供一中间块，这将根据图2进行解释。

由第一一维IDCT模块100提供的中间块在转置存储模块300中被转置以被耦合到第二一维IDCT模块200。

第二一维IDCT模块200的工作基本上和第一一维IDCT模块100是一样的，只是将IDCT系数矩阵乘以转置的中间块而不是输入块。即，从转置存储模块300输入的转置的中间块是在第二一维IDCT模块200中被一维逆变换以形成二维逆变换块。此经二维逆变换的块被提供给如运动补偿器这样的解码系统的其他部分。

块开始信号也被输入给包括在IDCT装置1中的各个模块以控制各模块，这将在下面作解释。

参见图2，那是示于图1中的第一一维IDCT模块100的详细框图。在此第一一维IDCT模块100中，一预定的IDCT系数矩阵乘以一输入块。为了矩阵-矩阵相乘，第一一维IDCT模块100包括：相乘模块110，用来将IDCT系数矩阵中各IDCT系数和各输入数据相乘；累计模块120，用来将预定数目的，例如8个，由相乘模块110提供的积相加起来以形成包括在中间块中的一维逆变换数据；系数发生器115，用来提供适当的被用于相乘模块110的IDCT系数；以及累计控制器125，用来产生被用于累计模块120的控制信号。第一一维IDCT模块100还有延迟模块D1117及D2127，用来提供延迟了一个预定时间的块开始信号DBS1及DBS2。DBS1和DBS2分别被使用于系数发生器115及累计控制器125，用于相乘模块110及累计模块120的定时控制。

参见图5，那里表示出了DBS、DBS1及DBS2的说明性波形。DBS被延迟了预定的时间T1然后再延迟T2分别形成DBS1及DBS2，其中T1是输入块的起始点和加到相乘模块110的系数的起始点之间的时间间隔。因此，系数发生器115响应DBS1开始向相乘模块110提供IDCT系数。换言之，系数发生器115和相乘模块110的运作由DBS1来控制。

T2是输入到相乘模块110的系数的起始点和由相乘模块110输入到累计模块120的积的起始点之间的时间间隔。响应DBS2，累计模块120的内容被清除然后实施对新的输入块的积的累计运作。所以，累计模块120和累计控制器125的运作由DBS2所控制。T1和T2按系统设计来预定。由于相乘模块110和累计模块120的运行，每个输入块在每一一维IDCT100中被一维逆变换以构成中间块并以线150馈送到转置存储模块300。

参见图3，那里是示于图1的转置存储模块300的框图。由第一一维IDCT模块100提供的中间块被在转置存储模块300中转置以被提供给第二一维IDCT模块200。转置存储模块300包括：二个8×8转置RAM(随机存取存储器)310和320，用于交替存储中间块；转置存储控制器330，用于为二个转置RAM310及320的写和读操作产生各种控制信号；以及一个多路转换器350用来从转置RAM中的一个选择输出并将其提供给第二一维IDCT模块200。它还包括延迟模块D3335，用来提供DBS3。如图3所示，DBS3是由DBS延迟预定时间(T1＋T2＋T3)来产生，其中(T1＋T2＋T3)是指将块输入第一一维IDCT模块100的起始点和从第一一维IDCT模块100输出相应的中间块的起始点之间的时间间隔。

经线150由第一一维IDCT模块100提供的中间块被交替地存入二个转置RAM310及320中。即，二个相邻的块被存入二个不同的转置RAM中。例如，若在图5中所示的第一中间块被存入转置RAM310，则第二中间块被存入转置RAM320中。通过以此方式存储中间块，被存入转置RAM中的一个内的中间块可以用所转置的次序提供给第二一维IDCT模块200去而同时另一个中间块则被存入其他转置RAM中。

为了使上面解释的运作能进行，各种控制信号，例如AD1、AD2、W/R1及W/R2，向应于DBS3在转置存储控制器330中产生。AD1和AD2是地址信号，用于二个转置RAM310和320的读和写操作，而写/读选择信号W/R1及W/R2分别决定转置RAM310及320的工作。转置RAM310和320被控制得使只有一个转置RAM执行读操作而同时另一个则做写操作。应用上面叙述的地址信号及写/读选择信号，在图5中注为经一维变换数据的中间块被存入转置RAM之一并以转置的次序提供给多路转换器350。

例如，第一或第三中间块被存入转置RAM310中；而第二或第四中间块被存入转置RAM320中。当第二中间块被存入转置RAM320中时，经转置的第一中间块被提供给多路转换器350。从示于图5的中间块和转置的中间块的波形图可容易看到转置的第二中间块一存入转置RAM320就从那里被取出。所以，相应于时间间隔G’的无效数据及第三中间块的一部分被送给转置RAM310时，转置的第二中间块就被从第二转置RAM320取出。另一方面，当第三中间块的剩余部分被存入转置RAM310的同时，对应于时间间隔G”的无效数据被从转置RAM320取出，如图5所示。多路转换器350响应经线340由转置存储控制器330提供的选择信号选择由转置RAM之一的读操作提供的转置数据。

W/R2能被用作选择信号，其中，当W/R2为激励态时选择转置RAM310的输出，而当W/R1为激励态时选择转置RAM320的输出。

由多路转换器350提供的经转置的中间块被输入到第二一维IDCT模块200。给第二一维IDCT模块的输入还包括如图5所示的在第二和第三中间块之间的时间间隔。第二IDCT模块200实质上实行和第一一维IDCT模块100一样的运作。

参见图4，那里是示于图3的转置存储控制器330的详细框图。

如前面所解释的，转置存储控制器330产生地址信号、用于二个转置RAM310和320的写/读选择信号及用于多路转换器350的选择信号。具体地，转置存储控制器330包括信号分离器10，用于将DBS3分成示于图5的DBS30和DBS3E；以及第一及第二地址发生模块50及60，用于分别响应DBS30和DBS3E为转置RAM310及320产生地址信号AD1、AD2及写/读选择信号W/R1、W/R2。如在图5中所示，DBS30指示各奇数中间块的起始点而DBS3E则指示各偶数中间块的起始点。

第一地址发生模块50包括地址发生器15，它产生一预定的写地址序列，例如，0到63，对从DBS30的上升沿起128个时钟周期发生两次。在地址转置模块25中写地址序列被变换成读地址序列，用于从转置RAM310中取出转置的中间块。在多路转换器350中选择写和读的地址序列之一以构成地址信号AD1并馈送给转置RAM310。具体地，对如图5所示从DBS30的第一个上升沿起64个时钟周期，选择写地址序列且第一中间块被写入转置RAM310，如图5的第6行所示。此后64个时钟周期，来自地址转置模块25的读地址序列被选择，且从转置RAM310取出转置的第一中间块，如在图5中最末一行所示。要实现上面所述的写/读操作，写/读选择信号及地址信号是需要的。因此，第一地址发生模块50也产生用于转置RAM310的写/读选择信号W/R1。当示于图5中的W/R1分别是“1”或“0”时转置RAM310实施写或读操作。

第二地址发生模块60除了其产生从DBS3E的上升沿起128个时钟周期的地址信号外，执行和第一地址发生模块50同样的操作。具体地，响应于示于图5的DBS3E第一个上升沿，第二地址发生模块60产生一预定的写和读地址序列，用于第二中间块的存储和取出。第二地址发生模块60也产生写/读选择信号W/R2用于转置RAM320，当示于图5的W/R2分别为“1”或“0”时完成写或读的操作。

回过来参见图5，画出了上面提到的各种信号。如上面所解释的，以“输入数据”代表的数据信号包括多个经变换的数据块，时间间隔G被插入第二和第三块之间。示于图1的第一一维IDCT模块100响应于DBS1和DBS2实行一维IDCT操作并产生示于图5的中间块。由于输入数据包括在第二和第三块之间的时间间隔G，同样长度的时间间隔G’存在于第二和第三中间块之间，如图5中所示。

DBS30和DBS3E分别标示奇数的和偶数的中间块的起始。当W/R1和W/R2分别是“1”时，奇数的和偶数的中间块被存入图1中所示的转置存储模块300。当对应的写/读选择信号为“0”时，如图5中最末一行所示，中间块被以转置的顺序取出，并被提供给第二一维IDCT模块200。应注意，在标为G”的时间间隔处无效的数据被提供给第二一维IDCT模块200。第二一维IDCT模块200以参照图2解释的那样处理该时间间隔。如上面所解释的，示于图2的第二一维IDCT模块200执行与参照图2和5解释的第一一维IDCT模块100同样的操作，并提供经二维逆变换数据给解码系统的其他部分。

本发明已描述了特定的实施例，但本领域的技术人员可以不背离在权利要求书中所限定的本发明的精神和范围下做出各种变更和修改。

Claims (3)

1、逆离散余弦变换(IDCT)装置，用于对具有数据信号和信息信号的输入信号作二维IDCT操作以便产生逆变换数据信号，其中所述数据信号包括多个变换系数的块及多种变长度的时间间隔，每个所述块有多个变换系数，各所述时间间隔被插在二个接续的块之间，所述信息信号包括多个块开始信号，每个此种开始信号指示各块的开始，该装置包括：

(a)第一一维IDCT模块，用于响应各块开始信号对各输入块实行一维IDCT操作，从而提供中间块；

(b)转置存储模块，用于存储中间块以响应块开始信号提供经转置的中间块，它包括：

(b1)转置存储控制器，用于根据块开始信号交替地产生第一组控制信号及第二组控制信号；

(b2)第一存储装置，用于响应所述的第一组控制信号存储奇数的中间块并提供经转置的奇数的中间块；

(b3)第二存储装置，用于响应所述的第二组控制信号存储偶数的中间块并提供经转置的偶数的中间块；和

(b4)一个装置，用于结合由所述的第一和第二存储装置提供的经转置的奇数的中间块及经转置的偶数的中间块，从而提供经转置的中间块；以及

(c)第二一维IDCT模块，用于响应各块开始信号对各经转置的中间块作一维IDCT操作，从而提供逆变换数据。

2、根据权利要求1的装置，其中所述的第一组控制信号包括具有多个预定的写地址和多个预定的读地址的第一地址信号以及用于选择所述第一存储装置工作的第一选择信号；而所述的第二组控制信号包括具有多个预定的写地址和多个预定的读地址的第二地址信号以及用于选择所述第二存储装置工作的第二选择信号。

3、根据权利要求2的装置，其中所述转置存储控制器具有：

用于延迟各块开始信号，从而提供多个中间块开始信号的装置，各中间块开始信号指示各该中间块的开始；

将中间块开始信号分成第一组中间块开始信号和第二组中间块开始信号的装置，各该第一组信号指示各奇数中间块的开始，各该第二组信号指示各偶数中间块的开始；

第一地址发生模块，用于响应包括在第一组中的各个中间块开始信号提供第一地址信号及第一选择信号；及

第二地址发生模块，用于响应包括在第二组中的各个中间块开始信号提供第二地址信号及第二选择信号。

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