CN111697964A - 基于可调同质结场效应器件的单元电路及多功能逻辑电路 - Google Patents

基于可调同质结场效应器件的单元电路及多功能逻辑电路 Download PDF

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Abstract

本发明公开了基于可调同质结场效应器件的单元电路以及多功能逻辑电路，对应的设计方案包括四步：可调同质结器件的结构搭建、可调同质结器件的多功能电学操作实现、基本逻辑单元电路的设计以及级联单元逻辑电路实现复杂逻辑功能；本发明首先设计了基于双极性场效应特性材料的可调同质结器件；然后在该器件中引入源漏电压的极性作为额外的控制信号，进一步，通过对三个可重构逻辑单元进行级联，设计出了具有执行全加器和减法器逻辑功能的多功能逻辑电路，本发明所设计的逻辑单元电路具有执行可重构逻辑功能的能力。利用级联单元电路构建的逻辑电路不仅能够同时执行全加器和减法器等逻辑功能，而且所需要的晶体管资源和所占面积相比于传统CMOS技术得到极大地减少。

Description

基于可调同质结场效应器件的单元电路及多功能逻辑电路
技术领域
本发明涉及半导体材料和器件领域，具体涉及一种基于可调同质结场效应器件的单 元电路，以及在该单元电路基础上得到的多功能逻辑电路、加法器和减法器的逻辑电路。
背景技术
随着诸如人工智能，物联网，可植入医疗等新型电子应用产业的兴起，具有低功耗、 柔性、生物相容性等新兴需求的多功能逻辑电路逐渐成为研究热点。而传统硅基逻辑电 路难以满足诸如此类的多样化的应用需求，一方面，硅基器件功能单一，构建多功能逻辑电路需要耗费大量晶体管资源，这会增加电路的功耗；另一方面，硅基器件难以满足 柔性、生物相容性等需求，使得硅基逻辑电路难以应用于相关领域。
发明内容
发明目的：为了克服现有技术的不足，本发明提供一种基于可调同质结场效应器件 的单元电路，其解决了多功能逻辑电路需要的晶体管多，资源浪费的问题。
技术方案：一方面，本发明公开基于可调同质结场效应器件的单元电路，所述单元电路E包括：
第一输入端Vin1，用于接收第一输入电压信号；
第二输入端Vin2，用于接收第二输入电压信号；
第三输入端Vin3，用于接收第三输入电压信号；
第一可调同质结场效应晶体管M1，其源极S1耦接至第一输入端，所述靠近源极 S1的栅极电极1a连接至第二输入端，其靠近漏极的栅极电极1b耦接至第三输入端；
第二可调同质结场效应晶体管M2，其源极S2耦接至第三输入端，所述靠近源极 S2的栅极电极2a连接至第二输入端，其靠近漏极的栅极电极2b耦接至第一输入端；
所述第一可调同质结场效应晶体管与第二可调同质结场效应晶体管的漏极相连，并 由其连接点的输出作为输出端Vout；
所述第一可调同质结场效应晶体管M1和第二可调同质结场效应晶体管M2的结构相同，包括衬底绝缘材料、沟道材料层、绝缘层和金属电极层；所述金属电极层包括漏 电极层、源电极层、栅电极层A和栅电极层B，所述栅极电极层A和栅电极层B并列 制备于衬底绝缘材料之上，且栅极电极层A和栅电极层B之间留有间隙，保证二者之 间电绝缘，绝缘层完全覆盖于栅极电极层A和栅电极层B之上，所述漏电极层置于所 述栅极电极层A上方的沟道材料层的左侧边缘，所述源电极层置于所述栅极电机层B 上方的沟道材料层的右侧边缘，即栅极电极层A与M1中的栅极电极1b对应，栅极电 极层A与M2中的栅极电极2b对应，栅极电极层B与M1中的栅极电极1a对应，栅极 电极层B与M2中的栅极电极2a对应。
进一步的，包括：
若第一输入端Vin1和第三输入端Vin3分别输入信号A和信号B，第二输入端Vin2输入高电平，输出端Vout输出为与门，逻辑运算结果为AB，
第二输入端Vin2输入低电平，输出端Vout输出为或门，逻辑运算结果为A+B，
第二输入端Vin2输入信号C，输出端Vout输出为减法借位运算，逻辑运算结果为
Figure BDA0002557447920000021
若第一输入端Vin1和第二输入端Vin2分别输入信号A和信号B，第三输入端Vin3为高电平，输出端Vout输出逻辑运算结果
Figure BDA0002557447920000022
第三输入端Vin3为低电平，输出端Vout输出逻辑运算结果
Figure BDA0002557447920000023
若第三输入端Vin3为输入信号A，第一输入端Vin1和第二输入端Vin2为相同的电平，则输出端为信号跟随，逻辑运算结果为A；
若第三输入端Vin3为输入信号A，第一输入端Vin1为高电平，第二输入端Vin2为低 电平，则输出信号恒为高电平，若第一输入端Vin1为低电平，第二输入端Vin2为高电平， 则输出信号恒为低电平；
若第一输入端Vin1与所述第三输入端Vin3为相反的电平，输入信号Vin2为输入信号A，则输出端Vout实现非门，逻辑运算结果为
Figure BDA0002557447920000024
本发明还公开一种多功能逻辑电路，其包括两个所述的单元电路，分别记为逻辑电 路E1和逻辑电路E2，所述逻辑电路E1对应的输出端与所述逻辑电路E2的第二输入端 相连，形成具有5个输入端和一个输出端逻辑电路，分别记为第一输入端Vin1，第二输 入端Vin2，第三输入端Vin3，第四输入端Vin4，第五输入端Vin5。
进一步的，包括：
若第一输入端Vin1和第三输入端Vin3分别输入信号A和B，第四输入端Vin4和第五 输入端Vin5输入相反的电平，第二输入端Vin2输入高电平，则实现与非门，逻辑运算结 果为
Figure BDA0002557447920000025
第二输入端Vin2输入低电平，则实现或非门，逻辑运算结果为
Figure BDA0002557447920000026
若第四输入端Vin4和第五输入端Vin5分别输入信号A和B，第二输入端Vin2输入信 号C，第一输入端Vin1和第三输入端Vin3输入相反的电平，则实现多数门，逻辑运算结 果为AB+BC+AC。
本发明还公开一种多功能逻辑电路，其包括2个所述的单元电路，分别记为逻辑电路E1和逻辑电路E2，所述逻辑电路E1对应的输出端与所述逻辑电路E2的第三输入端 相连，形成具有5个输入端和一个输出端Vout的逻辑电路，分别记为第一输入端Vin1， 第二输入端Vin2，第三输入端Vin3，第四输入端Vin4，第五输入端Vin5。
进一步的，包括：
在第一输入端Vin1、第三输入端Vin3、第四输入端Vin4分别输入信号A、B和C， 若第二输入端Vin2和第五输入端Vin5均输入高电平，则实现与门，输出端Vout输出ABC；
若第二输入端Vin2和第五输入端Vin5均输入低电平，则实现或门，输出端Vout输出 A+B+C；
若第二输入端Vin2为高电平，第五输入端Vin5输入低电平，则实现与或门，输出端Vout输出AB+C；
若第二输入端Vin2为低电平，第五输入端Vin5输入高电平，则实现或与门，输出端Vout输出(A+B)C。
另外的，本发明还公开一种加法器和减法器逻辑电路，其由三个上述所述的单元电 路串联而成，分别记为第一单元、第二单元和第三单元，具体连接方式为：
第一单元的第一输入端与所述第二单元的第一输入端相连，作为所述加法器和减法 器逻辑电路的第一个输入端，输入信号B；
第一单元的第二输入端与所述第三单元的第三输入端连接，作为所述加法器和减法 器逻辑电路的第二个输入端，输入信号A；
第一单元的第三输入端与所述第二单元的第三输入端连接，作为所述加法器和减法 器逻辑电路的第三个输入端，输入信号C；
第一单元的输出端与所述第二单元的第二输入端以及第三单元的第一输入端连接， 作为所述加法器和减法器逻辑电路的第一个输出端，记为输出信号Bout；
第二单元的输出端与所述第三单元的第二输入端连接，作为所述加法器和减法器逻 辑电路的第二个输出端，记为输出信号Cout；
所述第三单元的输出端作为所述加法器和减法器逻辑电路的加法器信号输出端输 出信号Sum或减法器的信号输出端输出信号Diff。
进一步的，包括：
输入信号和输出信号满足布尔逻辑运算：
Figure BDA0002557447920000041
输入信号和输出信号满足布尔逻辑运算：
Figure BDA0002557447920000042
输入信号和输出信号满足布尔逻辑运算：
Figure BDA0002557447920000043
Figure BDA0002557447920000044
其中，输出信号Bout和Diff分别代表减法器的借位运算结果和差值运算结果，输出 信号Cout和Sum分别代表了加法器的进位运算结果和求和运算结果。
有益效果：1、本发明公开了基于可调同质结场效应器件的多功能逻辑电路的设计方案，通过两个分立栅极电极的电压偏置的操作可以实现器件沟道不同的同质结状态， 进一步施加不同极性的源漏电压使得同质结处于正偏或反偏工作状态，从而让器件表现 出多样化的开关功能，通过一种器件就可以实现多种功能，节省了成本和资源；2、通 过对器件功能的充分利用，本发明所设计的逻辑单元电路具有执行可重构逻辑功能的能 力，进一步通过级联单元电路构建的逻辑电路不仅能够执行全加器和减法器等逻辑功能， 而且所需要的晶体管资源和所占面积相比于传统CMOS技术得到极大地减少，因此本 发明所提出的结构更加简单，并且具有可重构逻辑功能的电路设计方案在未来满足低功 耗应用需求方面具有很大的竞争力。
附图说明
图1为实施例1可调同质结场效应器件的正视图；
图2为实施例1所述的可调同质结场效应器件的俯视图；
图3为实施例1所述的可调同质结场效应器件的右视图；
图4为实施例1可调同质结场效应器件在不同电学操作下的器件功能表；
图5为实施例1所述的单元电路的原理图，其中图5a为电路结构图，图5b为多功 能电路功能表；
图6为实施例1所述的单元电路组成的一种逻辑电路的原理图，其中图6a为电路结构图，图6b为多功能电路功能表；
图7为实施例1所述的单元电路组成的另一种逻辑电路的原理图，其中图7a为电路结构图，图7b为多功能电路功能表；
图8为实施例1所述的加法器和减法器的电路原理图，其中图8a为电路结构图，图8b为多功能电路输入输出信号真值表。
具体实施方式
实施例1
如图1、图2及图3所示，本发明首先介绍基于可调同质结场效应器件，其包括绝 缘层3、金属电极层、沟道材料层2和衬底绝缘材料1；金属电极层包括漏电极层41、 源电极层42、栅电极层A43和栅电极层B44。
栅极电极层A43和栅电极层B42并列制备于衬底绝缘材料1之上，其间留有间隙 保证栅极电极层A43和栅极电极层B44不能导通。绝缘层3铺设于栅极电极层A43和 栅极电极层B42之上。沟道材料层2铺设于栅极电极层A43和栅极电极层B44与绝缘 层3重合区域之上，保证沟道材料层2和栅极电极层A43和栅极电极层B44之间被绝 缘层3完全隔离。将漏电极层41和源电极层42制备于沟道材料层2正上方，分别置于 栅极电极层A43和栅极电极层B42左侧边缘和右侧边缘正上方，同时保证漏电极层41 和源电极层42与栅极电极层A43和栅极电极层B44被绝缘层3完全隔离。
在本实施例中，沟道材料层2为本征半导体，带隙范围在0.5～1.5eV，材料厚度<30nm， 可以表现出双极性场效应特性。沟道材料层2可以选用硅纳米线，碳纳米管，二维层状 材料，或有机半导体薄膜材料等低维半导体材料。漏电极层41和源电极层42的金属功函数大小为沟道材料层带隙的中间能量值。
在本实施例中，栅极绝缘层可选择二氧化硅层、氧化铝层、氧化铪层、六角氮化硼层、氧化锆层等绝缘性材料层。
如图1所示，漏电极层41施加偏置电压Vds，源电极层42接地，栅极电极层A43 施加栅极电压VgA，栅极电极层B44施加栅极电压VgB。
在本实施例中，器件沟道材料层在栅极电压偏置下可被调控为NN型同质结，PP 型同质结，PN型同质结和NP型同质结，在不同极性的源漏电压(Vds)的操作下进一 步实现同质结的正偏或反偏状态，从而确定器件的电流状态是导通或截止，具体调控方 式为：
如图4所示，在本实施例中，器件在Vds>0且VgA>0时，扫描VgB实现N型FET 器件功能，当VgB>0，则沟道同质结状态为NN结，电流状态导通，当VgB<0，则沟道 同质结状态为NP结，电流状态截止。
在本实施例中，器件在Vds<0且VgA<0时，扫描VgB实现P型FET器件功能，当 VgB>0，则沟道同质结状态为PN结，电流状态截止，当VgB<0，则沟道同质结状态为PP结，电流状态导通。
在本实施例中，器件在VgA<0且VgB>0的组合操作下，沟道同质结状态被调控为 PN结，扫描Vds实现正向二极管器件功能，为正向二极管，当Vds>0，则沟道同质结状 态为正偏PN结，电流状态导通，当Vds<0，则沟道同质结状态为反偏PN结，电流状态 截止。
在本实施例中，器件在VgA>0且VgB<0的组合操作下，沟道同质结状态被调控为 NP结，体现为反向二极管，扫描Vds实现正向二极管器件功能，当Vds>0，则沟道同质 结状态为正偏NP结，电流状态截止，当Vds<0，则沟道同质结状态为反偏NP结，电流 状态导通。
由此基于单一器件在不同电学操作下可实现N型FET，P型FET，正向二极管和反 向二极管的器件功能。
如图5a所示，在上述可调同质结场效应器件的基础上，构建多功能单元电路结构E， 该结构包括：
第一输入端Vin1，用于接收第一输入电压信号；
第二输入端Vin2，用于接收第二输入电压信号；
第三输入端Vin3，用于接收第三输入电压信号；
第一可调同质结场效应晶体管M1，其源极S1耦接至第一输入端，靠近源极S1的 栅极电极1a连接至第二输入端，其靠近漏极的栅极电极1b耦接至第三输入端；
第二可调同质结场效应晶体管M2，其源极S2耦接至第三输入端，靠近源极S2的 栅极电极2a连接至第二输入端，其靠近漏极的栅极电极2b耦接至第一输入端；
第一可调同质结场效应晶体管的漏极D与第二可调同质结场效应晶体管的漏极D相连，并由其连接点的输出作为输出端Vout；
在本实施例中，对于器件M1，输入信号Vin2和输入信号Vin3决定了器件沟道同质 结的类型，即NN结，PN结，PP结或NP结，输入信号Vin1和输入信号Vin2的相对电 势决定了器件的源漏电压偏置极性；对于器件M2，输入信号Vin1和输入信号Vin2决定 了器件沟道同质结的类型，即NN结，PN结，PP结和NP结，输入信号Vin1和输入信 号Vin2之间的相对电势决定了器件的源漏电压偏置极性。
本实施例中，图5a所示的电路根据如图5b所示的输入信号Vin1，Vin2和Vin3配置 方案，将依次表现出9种不同的逻辑运算功能，包括‘与门’，逻辑运算结果为AB； ‘或门’，逻辑运算结果为A+B；‘非门’，逻辑运算结果为
Figure BDA0002557447920000077
信号跟随，逻辑运算 结果为A；保持高电平输出，逻辑运算结果为1；保持低电平输出，逻辑运算结果为0； ‘实质蕴涵’，逻辑运算结果为
Figure BDA0002557447920000071
‘实质蕴涵’取‘非’运算，逻辑运算结果为
Figure BDA0002557447920000072
减法借位运算，逻辑运算结果为
Figure BDA0002557447920000073
本实施例中，如图5a所示的电路能够被用来实现最基本的三种逻辑功能，‘与’，‘或’和‘非’，从原理上讲，这三个逻辑功能的组合可以实现任意的逻辑功能。进一 步，该电路能够执行‘实质蕴涵’逻辑运算，因而具备了更加多元的逻辑构建方式。因 此，以图5a的电路为基本单元，通过对电路进行基本单元的级联组合，可以高效率的 构建具有执行任意计算功能的逻辑电路。
具体的9中运算功能的实现方法为，如图5b所示：
1、输入信号Vin1和输入信号Vin3分别输入信号A和信号B，输入信号Vin2为固定 高电平(逻辑1)，输出信号Vout分别为‘与门’，逻辑运算结果为AB；
输入信号Vin2为固定低电平(逻辑0)，输出信号Vout分别为‘或门’，逻辑运算 结果为A+B。
2、输入信号Vin1为高电平(逻辑1)，输入信号Vin3为低电平(逻辑0)，或输入 信号Vin1为低电平(逻辑0)，输入信号Vin3为高电平(逻辑1)，输入信号Vin2为输 入信号A，则输出信号Vout为‘非门’，逻辑运算结果为
Figure BDA0002557447920000078
3、输入信号Vin1和输入信号Vin2均为高电平(逻辑1)，或输入信号Vin1和输入信 号Vin2均为低电平(逻辑0)，输入信号Vin3为输入信号A，则输出信号Vout为逻辑运 算结果为A。
4、输入信号Vin1为高电平(逻辑1)，输入信号Vin2为低电平(逻辑0)，输入信 号Vin3为输入信号A，则输出信号恒为高电平(逻辑1)。
5、输入信号Vin1为低电平(逻辑0)，输入信号Vin2为高电平(逻辑1)，输入信 号Vin3为输入信号A，则输出信号恒为低电平(逻辑0)。
6、输入信号Vin1和输入信号Vin2分别输入信号A和信号B，输入信号Vin3为固定 高电平(逻辑1)，输出信号Vout为逻辑运算结果为
Figure BDA0002557447920000074
输入信号Vin3为固定低电平(逻 辑0)，输出信号Vout为逻辑运算结果为
Figure BDA0002557447920000075
7、输入信号Vin1，输入信号Vin2和输入信号Vin3分别输入信号A，信号B和信号 C,则输出信号
Figure BDA0002557447920000076
本实施例只需采用两个元器件，就可实现多种逻辑功能，节省了资源。
进一步的，如图6所示，本实施例在上述多功能单元电路结构E的基础上，将两个如图5a所示的电路基本单元进行级联。电路级联方式如图6a所示，逻辑电路E1对应 的输出端与所述逻辑电路E2的第二输入端相连，形成具有5个输入端和一个输出端逻 辑电路，分别记为第一输入端Vin1，第二输入端Vin2，第三输入端Vin3，第四输入端Vin4， 第五输入端Vin5。
本实施例中，基于如图6a所示的电路结构，在如图6b所示的输入信号操作方式下，可以依次实现‘与非门’，逻辑运算结果为
Figure BDA0002557447920000081
‘或非门’，逻辑运算结果为
Figure BDA0002557447920000082
‘多数门’，逻辑运算结果为AB+BC+AC，具体实现方式为：
(1)若第一输入端Vin1和第三输入端Vin3分别输入信号A和B，第四输入端Vin4和第五输入端Vin5输入相反的电平，第二输入端Vin2输入高电平，则实现与非门，逻辑 运算结果为
Figure BDA0002557447920000083
(2)第二输入端Vin2输入低电平，则实现或非门，逻辑运算结果为
Figure BDA0002557447920000084
(3)若第四输入端Vin4和第五输入端Vin5分别输入信号A和B，第二输入端Vin2输入信号C，第一输入端Vin1和第三输入端Vin3输入相反的电平，则实现多数门，逻辑 运算结果为AB+BC+AC。
进一步的，如图7所示，本实施例将两个如图5a所示的电路基本单元进行级联。 电路级联方式如图7a所示，分别记为逻辑电路E1和逻辑电路E2，逻辑电路E1对应的 输出端与逻辑电路E2的第三输入端相连，形成具有5个输入端和一个输出端Vout的逻 辑电路，分别记为第一输入端Vin1，第二输入端Vin2，第三输入端Vin3，第四输入端Vin4， 第五输入端Vin5。
本实施例中，基于如图7a所示的电路，根据如图7b所示的信号输入操作方式，可以依次实现三输入信号的‘与门’，逻辑运算结果为ABC；‘与或门’，逻辑运算结 果为AB+C；‘或与门’，逻辑运算结果为(A+B)C；‘或门’，逻辑运算结果为A+B+C。
为了实现上述逻辑功能，具体实现方式为：
(1)在第一输入端Vin1、第三输入端Vin3、第四输入端Vin4分别输入信号A、B和 C，若第二输入端Vin2和第五输入端Vin5均输入高电平，则实现与门，输出端Vout输出 ABC；
(2)若第二输入端Vin2和第五输入端Vin5均输入低电平，则实现或门，输出端Vout输出A+B+C；
(3)若第二输入端Vin2为高电平，第五输入端Vin5输入低电平，则实现与或门， 输出端Vout输出AB+C；
(4)若第二输入端Vin2为低电平，第五输入端Vin5输入高电平，则实现或与门， 输出端Vout输出(A+B)C。
进一步的，如图8a所示，本实施例的基于可调同质结场效应器件的加法器和减法器实现的电路结构，包括三个单元电路，分别记为第一单元、第二单元和第三单元，具 体连接方式为：
第一单元的第一输入端与所述第二单元的第一输入端相连，作为所述加法器和减法 器逻辑电路的第一个输入端，输入信号B；
第一单元的第二输入端与所述第三单元的第三输入端连接，作为所述加法器和减法 器逻辑电路的第二个输入端，输入信号A；
第一单元的第三输入端与所述第二单元的第三输入端连接，作为所述加法器和减法 器逻辑电路的第三个输入端，输入信号C；
第一单元的输出端与所述第二单元的第二输入端以及第三单元的第一输入端连接， 作为所述加法器和减法器逻辑电路的第一个输出端，记为输出信号Bout；
第二单元的输出端与所述第三单元的第二输入端连接，作为所述加法器和减法器逻 辑电路的第二个输出端，记为输出信号Cout；
所述第三单元的输出端作为所述加法器和减法器逻辑电路的加法器信号输出端输 出信号Sum或减法器的信号输出端输出信号Diff。
每个单元的具体结构以及各个单元之间的连接方式为：
对于第一单元电路，输入信号B输入器件M1的源端(S)，和器件M2漏端(D) 附近的栅极电极(2b)；输入信号C输入器件M2的源端(S)，和器件M1漏端(D) 附近的栅极电极(1b)；输入信号A输入器件M1的源端(S)附近的栅极电极(1a)， 和器件M2源端(S)附近的栅极电极(2a)。输出信号Bout经由器件M1和器件M2的 漏端(D)连接点输出；输入信号和输出信号满足布尔逻辑运算：
Figure BDA0002557447920000091
对于单元2电路，输入信号B输入器件M3的源端(S)，和器件M4漏端(D)附 近的栅极电极(4b)。输入信号C输入器件M4的源端(S)，和器件M3漏端(D)附 近的栅极电极(3b)。单元1电路的输出信号Bout输入器件M3的源端(S)附近的栅 极电极(3a)，和器件M4源端(S)附近的栅极电极(4a)。输出信号Cout经由器件 M3和器件M4的漏端(D)连接点输出。输入信号和输出信号满足布尔逻辑运算：
Figure BDA0002557447920000101
对于单元3电路，单元1电路的输出信号Bout输入器件M5的源端(S)，和器件 M6漏端(D)附近的栅极电极(6b)。输入信号A输入器件M6的源端(S)，和器件 M5漏端(D)附近的栅极电极(5b)。单元2电路的输出信号Cout输入器件M5的源端 (S)附近的栅极电极(5a)，和器件M6源端(S)附近的栅极电极(6a)。输出信号 Sum或Diff经由器件M5和器件M6的漏端(D)连接点输出。输入信号和输出信号满 足布尔逻辑运算：
Figure BDA0002557447920000102
本实施例中，电路输入信号为A、B和C，输出信号为Bout、Cout和Sum(或Diff)。 其中，输出信号Bout和Diff分别代表减法器的借位运算结果和差值运算结果，输出信号 Cout和Sum分别代表了加法器的进位运算结果和求和运算结果。由此，基于同一电路同 时实现了加法器和减法器的逻辑运算。
如图8b所示，为图8a电路的输入输出真值表，
当A、B和C均为高电平，输出端Bout为高电平，输出端Cout为高电平，输出端Sum 或Diff为高电平；
当A、B均为高电平，C为低电平，输出端Bout为低电平，输出端Cout为高电平， 输出端Sum或Diff为低电平；
当A、C均为高电平，B为低电平，输出端Bout为低电平，输出端Cout为高电平， 输出端Sum或Diff为低电平；
当B、C均为低电平，A为高电平，输出端Bout为低电平，输出端Cout为低电平， 输出端Sum或Diff为高电平；
当B、C均为高电平，A为低电平，输出端Bout为高电平，输出端Cout为高电平， 输出端Sum或Diff为低电平；
当A、C均为低电平，B为高电平，输出端Bout为高电平，输出端Cout为低电平， 输出端Sum或Diff为高电平；
当B、A均为低电平，C为高电平，输出端Bout为高电平，输出端Cout为低电平， 输出端Sum或Diff为高电平；
当A、B、C均为低电平，输出端Bout为低电平，输出端Cout为低电平，输出端Sum 或Diff为低电平。
通过对器件功能的充分利用，本发明所设计的逻辑单元电路具有执行可重构逻辑功 能的能力，进一步通过级联单元电路构建的逻辑电路不仅能够执行全加器和减法器等逻 辑功能，而且所需要的晶体管资源和所占面积相比于传统CMOS技术得到极大地减少。因此本发明所提出的结构更加简单，并且具有可重构逻辑功能的电路设计方案在未来满足低功耗应用需求方面具有很大的竞争力。

Claims (8)

1.一种基于可调同质结场效应器件的单元电路，其特征在于，所述单元电路E包括：
第一输入端Vin1，用于接收第一输入电压信号；
第二输入端Vin2，用于接收第二输入电压信号；
第三输入端Vin3，用于接收第三输入电压信号；
第一可调同质结场效应晶体管M1，其源极S1耦接至第一输入端，所述靠近源极S1的栅极电极1a连接至第二输入端，其靠近漏极的栅极电极1b耦接至第三输入端；
第二可调同质结场效应晶体管M2，其源极S2耦接至第三输入端，所述靠近源极S2的栅极电极2a连接至第二输入端，其靠近漏极的栅极电极2b耦接至第一输入端；
所述第一可调同质结场效应晶体管的漏极与第二可调同质结场效应晶体管的漏极相连，并由其连接点的输出作为输出端Vout；
所述第一可调同质结场效应晶体管M1和第二可调同质结场效应晶体管M2的结构相同，包括衬底绝缘材料、沟道材料层、绝缘层和金属电极层；所述金属电极层包括漏电极层、源电极层、栅电极层A和栅电极层B，所述栅极电极层A和栅电极层B并列制备于衬底绝缘材料之上，且栅极电极层A和栅电极层B之间留有间隙，保证二者之间电绝缘，绝缘层完全覆盖于栅极电极层A和栅电极层B之上，所述漏电极层置于所述栅极电极层A上方的沟道材料层的左侧边缘，所述源电极层置于所述栅极电机层B上方的沟道材料层的右侧边缘，即栅极电极层A与M1中的栅极电极1b对应，栅极电极层A与M2中的栅极电极2b对应，栅极电极层B与M1中的栅极电极1a对应，栅极电极层B与M2中的栅极电极2a对应。
2.根据权利要求1所述的基于可调同质结场效应器件的单元电路，其特征在于，若第一输入端Vin1和第三输入端Vin3分别输入信号A和信号B，第二输入端Vin2输入高电平，输出端Vout输出为与门，逻辑运算结果为AB，
第二输入端Vin2输入低电平，输出端Vout输出为或门，逻辑运算结果为A+B，
第二输入端Vin2输入信号C，输出端Vout输出为减法借位运算，逻辑运算结果为
Figure FDA0002557447910000011
若第一输入端Vin1和第二输入端Vin2分别输入信号A和信号B，第三输入端Vin3为高电平，输出端Vout输出逻辑运算结果
Figure FDA0002557447910000012
第三输入端Vin3为低电平，输出端Vout输出逻辑运算结果
Figure FDA0002557447910000013
若第三输入端Vin3为输入信号A，第一输入端Vin1和第二输入端Vin2为相同的电平，则输出端为信号跟随，逻辑运算结果为A；
若第三输入端Vin3为输入信号A，第一输入端Vin1为高电平，第二输入端Vin2为低电平，则输出信号恒为高电平，若第一输入端Vin1为低电平，第二输入端Vin2为高电平，则输出信号恒为低电平；
若第一输入端Vin1与所述第三输入端Vin3为相反的电平，输入信号Vin2为输入信号A，则输出端Vout实现非门，逻辑运算结果为
Figure FDA0002557447910000021
3.一种多功能逻辑电路，其特征在于，其包括两个权利要求1所述的单元电路，分别记为逻辑电路E1和逻辑电路E2，所述逻辑电路E1对应的输出端与所述逻辑电路E2的第二输入端相连，形成具有5个输入端和一个输出端逻辑电路，分别记为第一输入端Vin1，第二输入端Vin2，第三输入端Vin3，第四输入端Vin4，第五输入端Vin5。
4.根据权利要求3所述的多功能逻辑电路，其特征在于，若第一输入端Vin1和第三输入端Vin3分别输入信号A和B，第四输入端Vin4和第五输入端Vin5输入相反的电平，第二输入端Vin2输入高电平，则实现与非门，逻辑运算结果为
Figure FDA0002557447910000022
第二输入端Vin2输入低电平，则实现或非门，逻辑运算结果为
Figure FDA0002557447910000023
若第四输入端Vin4和第五输入端Vin5分别输入信号A和B，第二输入端Vin2输入信号C，第一输入端Vin1和第三输入端Vin3输入相反的电平，则实现多数门，逻辑运算结果为AB+BC+AC。
5.一种多功能逻辑电路，其特征在于，其包括2个权利要求1所述的单元电路，分别记为逻辑电路E1和逻辑电路E2，所述逻辑电路E1对应的输出端与所述逻辑电路E2的第三输入端相连，形成具有5个输入端和一个输出端Vout的逻辑电路，分别记为第一输入端Vin1，第二输入端Vin2，第三输入端Vin3，第四输入端Vin4，第五输入端Vin5。
6.根据权利要求5所述的多功能逻辑电路，其特征在于，在第一输入端Vin1、第三输入端Vin3、第四输入端Vin4分别输入信号A、B和C，若第二输入端Vin2和第五输入端Vin5均输入高电平，则实现与门，输出端Vout输出ABC；
若第二输入端Vin2和第五输入端Vin5均输入低电平，则实现或门，输出端Vout输出A+B+C；
若第二输入端Vin2为高电平，第五输入端Vin5输入低电平，则实现与或门，输出端Vout输出AB+C；
若第二输入端Vin2为低电平，第五输入端Vin5输入高电平，则实现或与门，输出端Vout输出(A+B)C。
7.一种加法器和减法器逻辑电路，其特征在于，其由三个权利要求1所述的单元电路级联而成，分别记为第一单元、第二单元和第三单元，具体连接方式为：
第一单元的第一输入端与所述第二单元的第一输入端相连，作为所述加法器和减法器逻辑电路的第一个输入端，输入信号B；
第一单元的第二输入端与所述第三单元的第三输入端连接，作为所述加法器和减法器逻辑电路的第二个输入端，输入信号A；
第一单元的第三输入端与所述第二单元的第三输入端连接，作为所述加法器和减法器逻辑电路的第三个输入端，输入信号C；
第一单元的输出端与所述第二单元的第二输入端以及第三单元的第一输入端连接，作为所述加法器和减法器逻辑电路的第一个输出端，记为输出信号Bout；
第二单元的输出端与所述第三单元的第二输入端连接，作为所述加法器和减法器逻辑电路的第二个输出端，记为输出信号Cout；
所述第三单元的输出端作为所述加法器和减法器逻辑电路的加法器信号输出端输出信号Sum或减法器的信号输出端输出信号Diff。
8.根据权利要求7所述的加法器和减法器逻辑电路，其特征在于，
输入信号和输出信号满足布尔逻辑运算：
Figure FDA0002557447910000031
输入信号和输出信号满足布尔逻辑运算：
Figure FDA0002557447910000032
输入信号和输出信号满足布尔逻辑运算：
Figure FDA0002557447910000033
Figure FDA0002557447910000034
其中，输出信号Bout和Diff分别代表减法器的借位运算结果和差值运算结果，输出信号Cout和Sum分别代表了加法器的进位运算结果和求和运算结果。
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