CN111696931A - 半导体器件及其形成方法 - Google Patents

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Abstract

一种器件包括：接地面，电连接至至少一个导电柱的近端；和天线焊盘，基本上平行于接地面，其中，天线焊盘通过具有第一介电常数的介电衬垫与至少一个导电柱的远端分隔开，其中，接地面、至少一个导电柱和介电衬垫围绕天线腔，天线腔填充有具有第二介电常数的介电填充材料，第二介电常数与第一介电常数不同。本发明的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本发明的实施例涉及半导体器件及其形成方法。
背景技术
天线用于射频(RF)系统中，以接收和发送数据，包括用于移动设备(诸如蜂窝电话)的数据。天线通常是与频率高达60千兆赫兹(GHz)的射频集成电路(RFIC)管芯单独设计的，并且在封装操作中组合为单个器件。单独制造之后进行封装，可以改善许多RF系统的天线性能。使用集成扇出(InFO)封装件中的再分配结构(RDS)使用RFIC管芯集成天线。开发了InFO封装件以满足更高频RF收发器设计规范。
发明内容
本发明的实施例提供了一种半导体器件，包括：接地面；第一导电柱，其中，所述第一导电柱电连接至所述接地面；天线焊盘，平行于所述接地面；介电衬垫，具有第一介电常数，其中，所述天线焊盘通过所述介电衬垫与所述第一导电柱的远端分隔开；以及介电填充材料，填充天线腔，其中，所述介电填充材料具有小于所述第一介电常数的第二介电常数，并且所述接地面、所述第一导电柱和所述介电衬垫围绕所述天线腔。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：在衬底上方形成接地面；形成与所述接地面接触的第一导电柱；将管芯附接至所述衬底；用介电填充材料将所述管芯与所述第一导电柱电隔离；在所述第一导电柱的与所述接地面相对的端部处形成介电常数至少为7法拉/米(F/m)的高k介电材料的介电衬垫；在所述介电衬垫上方形成天线焊盘；以及将所述天线焊盘电连接至所述管芯。
本发明的又一实施例提供了一种半导体器件，包括：导电材料的第一焊盘，位于衬底上方，其中，所述第一焊盘电连接至接地面；绝缘填充材料，位于所述第一焊盘上方，所述绝缘填充材料具有小于7法拉/米(F/m)的第一介电常数；第一导电柱，电连接至所述导电材料的第一焊盘，其中，所述第一导电柱延伸穿过所述绝缘填充材料；控制器管芯，连接至所述衬底，其中，所述控制器管芯延伸穿过所述绝缘填充材料；介电材料的衬垫，位于所述绝缘填充材料和所述第一导电柱的顶面上方，所述介电材料的衬垫具有大于7法拉/米的第二介电常数；以及导电材料的第二焊盘，位于所述介电材料的衬垫上方，其中，所述导电材料的第二焊盘电连接至所述控制器管芯。
附图说明
图1是根据一些实施例的半导体器件中的贴片天线的顶视图。
图2是根据一些实施例的在半导体器件中制造贴片天线的方法的流程图。
图3是根据一些实施例的在制造工艺期间的贴片天线的截面图。
图4是根据一些实施例的在制造工艺期间的贴片天线的截面图。
图5是根据一些实施例的在制造工艺期间的贴片天线的截面图。
图6是根据一些实施例的在制造工艺期间的贴片天线的截面图。
图7是根据一些实施例的在制造工艺期间的贴片天线的截面图。
图8是根据一些实施例的在制造工艺期间的贴片天线的截面图。
图9是根据一些实施例的在制造工艺期间的贴片天线的截面图。
图10是根据一些实施例的在制造工艺期间的贴片天线的截面图。
图11是根据一些实施例的在制造工艺期间的贴片天线的截面图。
图12是根据一些实施例的半导体器件的框图。
图13是根据一些实施例的电子设计自动化(EDA)系统的框图。
图14是根据一些实施例的集成电路(IC)制造系统1400以及与其相关联的IC制造流程的框图。
图15示出了制造系统的框图。
图16A至图16B示出了掩模制造方法的流程图。
图17示出了控制掩模制造的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现提供的主题的不同特征不同的实施例或实例。下面描述了组件、值、操作、材料和布置等的具体实例以简化本发明。当然，这些仅是实例而不旨在限制。预期其他组件、值、操作、材料、布置等。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
贴片天线对于使用集成扇出(InFO)封装结构的天线/射频集成电路(RFIC)管芯集成很感兴趣，因为贴片天线易于使用光刻图案化技术(诸如印刷电路板蚀刻和半导体处理步骤)来制造。贴片天线包括接地面和通过介电衬底在空间上与接地面分隔开的天线焊盘(天线贴片)。天线腔是天线焊盘和接地面之间的区域。天线腔是允许电磁波辐射到天线焊盘或从天线焊盘辐射出的谐振腔。
用于天线或RFIC管芯InFO封装结构的贴片天线能够使用光刻和集成电路制造工艺来制造。图案化技术包括沉积图案化材料(例如，光刻胶等)，将图案转移到图案化材料(例如，光刻、电子束光刻或IC制造中使用的其他图案转移技术)，以及对图案转移之后的图案化材料中的开口内未覆盖的暴露的材料进行蚀刻。蚀刻暴露的材料包括等离子体蚀刻和浸入式蚀刻(例如，浸槽或喷涂蚀刻剂技术)。
贴片天线包括导电材料的接地面和用于天线的天线焊盘，天线焊盘通过至少一种介电材料与接地面在空间上分隔开。天线区域的接地面和贴片包括基本平行的导电材料板。调整天线区域的接地面和贴片的横向尺寸，以调节天线的射频(RF)特性。调整天线的横向尺寸也调整天线的阻抗和工作频率。
InFO封装件或InFO器件具有电连接至RF控制器管芯(管芯)的一个或多个天线焊盘，以发送、接收和解释来自其他器件的RF信号。每个贴片天线包括电连接至至少一个导电柱的接地面、天线焊盘，并且具有位于接地面和天线焊盘之间的天线腔。在一些实施例中，电连接至接地面的导电柱在天线焊盘的周边到接地面的投影内。天线腔填充有低k介电材料(例如k>约1F/m至k<约6F/m)。介电常数小于约1F/m的低k介电材料易碎，在制造工艺后进行管芯切割或器件分离期间趋于断裂。介电常数高于6F/m的低k介电材料不能提供天线焊盘和接地面的充分去耦合，或者天线焊盘和InFO封装件的管芯的充分去耦合。高k介电材料(例如k>约7F/m)位于天线腔和贴片天线的贴片区域之间。天线腔改善了InFO封装件中的天线焊盘/贴片天线的反射系数S11参数。低k介电材料位于器件内的RF芯片中和周围。高k介电材料(高k介电衬垫或介电衬垫)位于天线腔和天线焊盘之间，并且提高了RF和辐射效率。在天线焊盘和天线腔之间包含高k介电材料有助于减小天线焊盘和/或接地面的横向尺寸。低k介电材料是导电柱、接地面和RF管芯之间的绝缘体。在一些实施例中，InFO封装件的不同层中使用不同的低k介电材料。InFO封装件的一些层包括绝缘体，诸如聚酰亚胺、PBO、MC、二氧化硅、旋涂玻璃(SOG)、陶瓷、氧化铝(Al2O3)等。
图1是根据一些实施例的半导体器件100中的贴片天线的顶视图。绝缘材料102(第一绝缘材料)位于衬底(未示出)上。在一些实施例中，绝缘材料是聚酰亚胺层，用于封装导电材料并提供防潮或防电压源的保护。接地面104A和104B位于绝缘材料102之上。接地面104A和104B是已沉积在绝缘材料上方的导电材料层(例如，铜、钛、铝或其合金)。接地面104A和104B通过接地连接件120A和120B电连接至半导体器件或印刷电路板接地连接件。在一些实施例中，接地连接件120A和120B包括从半导体器件的接地面向上延伸到半导体器件或印刷电路板的接地连接件的通孔或导线。
多组导电柱122A-122D电连接至半导体器件的接地面。通过例如在制造工艺期间沉积晶种层并且将导电材料电镀到牺牲图案化材料中的开口内来形成导电柱，牺牲图案化材料沉积在接地面上方。在一些实施例中，在导电柱制造操作之前，在接地面上方沉积绝缘层，并且在制造导电柱之前，通过牺牲图案化材料中的开口部分地去除绝缘材料。每组导电柱122A、122B、122C和122D包含四个柱。在一些实施例中，一组导电柱中的导电柱的数量在从1个柱到10个柱的范围内，但是其他数量的导电柱也在本发明的范围内。一组导电柱与半导体器件的每个天线焊盘和/或介电衬垫相关联。根据导电焊盘和/或介电衬垫的面积、天线的频率以及接地面和半导体器件的天线焊盘和/或介电衬垫之间的模塑料(介电填充材料)的厚度，确定每个天线焊盘的导电柱的数量。
天线焊盘106A和106C位于接地面104A上方。天线焊盘106B和106D位于接地面104B上方。在一些实施例中，每个接地面与单个天线焊盘相关联。在一些实施例中，接地面与半导体器件中的至少三个天线焊盘相关联。在一些实施例中，接地面的一个横向尺寸等于半导体器件的天线焊盘和/或介电衬垫的横向尺寸。
在半导体器件100中，每个天线焊盘(例如，天线焊盘106A-106D)具有位于天线焊盘和最近的接地面之间的相关的中间介电衬垫，并且具有从多组导电柱122A-122D中选择的一组相关的导电柱。因此，介电衬垫108A位于天线焊盘106A与接地面104A之间，并且一组导电柱122A位于介电衬垫108A下方并且电连接至接地面104A。介电衬垫108B位于天线焊盘106B与接地面104B之间，并且一组导电柱122B位于介电衬垫108B下方并且电连接至接地面104B。介电衬垫108C位于天线焊盘106C与接地面104A之间，并且一组导电柱122C位于介电衬垫108C下方并且电连接至接地面104A。介电衬垫108D位于天线焊盘106D与接地面104B之间，并且一组导电柱122D位于介电衬垫108D下方并且电连接至接地面104B。在每个天线焊盘和每个介电衬垫下方，四个导电焊盘位于投影到天线焊盘和介电衬垫下方的接地面上的半导体器件的介电衬垫的周边(向下看)和相关天线焊盘的周边内的接地面上。在一些实施例中，其中介电衬垫的周边和天线焊盘的周边是具有不同尺寸的不同周边，导电柱在介电衬垫和天线焊盘中仅一个的投影周边内。在一些实施例中，导电柱的数量在从1到高达10的范围内，但是其他数量的导电柱也在本发明的范围内。在半导体器件100中，顶面(未示出)(例如，导电柱122A-122D的远端)与和天线焊盘相关联的介电衬垫的底面(未示出)直接接触。在一些实施例中，绝缘层将导电柱的顶面与介电衬垫的底面分隔开。
天线腔是一侧的介电衬垫和天线焊盘与另一侧的接地面之间的体积。在一些实施例中，导电柱朝向介电衬垫的投影周边的边缘或拐角和/或天线焊盘的投影周边的边缘或拐角定位，并且天线腔进一步位于导电柱之间。在一些实施例中，一个或多个导电柱朝向介电衬垫和天线焊盘与接地面之间的体积的中心定位，并且天线腔围绕导电柱。因此，在半导体器件100中，天线腔115A位于介电衬垫108A与接地面104A之间，并且大致位于导电柱122A之间。介电衬垫108A位于天线腔115A和天线焊盘106A之间。天线腔115B位于介电衬垫108B和接地面104B之间，并且大致位于导电柱122B之间。介电衬垫108B位于天线腔115B和天线焊盘106B之间。天线腔115C位于介电衬垫108C与接地面104A之间，并且大致位于导电柱122C之间。介电衬垫108C位于天线腔115C和天线焊盘106C之间。天线腔115D位于介电衬垫108D与接地面104B之间，并且大致位于导电柱122D之间。介电衬垫108D位于天线腔115D和天线焊盘106D之间。
介电衬垫在第一方向198上具有第一尺寸(例如，介电衬垫长度)，并且在第二方向199上具有第二尺寸(例如，介电衬垫宽度)。天线焊盘106A具有第一方向198上的天线焊盘长度191A和第二方向199上的天线焊盘宽度192A。天线焊盘106B具有第一方向198上的天线焊盘长度191B和第二方向199上的天线焊盘宽度192B。天线焊盘106C具有第一方向198上的天线焊盘长度191C和第二方向199上的天线焊盘宽度192C。天线焊盘106D具有第一方向198上的天线焊盘长度191D和第二方向199上的天线焊盘宽度192D。介电衬垫108A具有第一方向198上的介电衬垫长度193A和第二方向199上的介电衬垫宽度194A。介电衬垫108B具有第一方向198上的介电衬垫长度193B和第二方向199上的介电衬垫宽度194B。介电衬垫108C具有第一方向198上的介电衬垫长度193C和第二方向199上的介电衬垫宽度194C。介电衬垫108D具有第一方向198上的介电衬垫长度193D和第二方向199上的介电衬垫宽度194D。根据一些实施例，介电衬垫长度与天线焊盘长度相同。根据一些实施例，介电衬垫长度大于天线焊盘长度。根据一些实施例，介电衬垫长度小于天线焊盘长度。根据一些实施例，介电衬垫宽度与天线焊盘宽度相同。根据一些实施例，介电衬垫宽度大于天线焊盘宽度。根据一些实施例，介电衬垫宽度小于天线焊盘宽度。在制造工艺之前选择天线焊盘和介电衬垫的尺寸，以便设置半导体器件/天线的阻抗和半导体器件/天线的频率。
在半导体器件100中，第一天线焊盘间隔195将天线焊盘106B和天线焊盘106D分隔开，并且第二天线焊盘间隔196将天线焊盘106C和天线焊盘106D分隔开。在一些实施例中，第一天线焊盘间隔和第二天线焊盘间隔是相同的距离。在一些实施例中，第一天线焊盘间隔和第二天线焊盘间隔中的一个或两个是等于天线被设计成接收的RF波长的一半波长的距离。在一些实施例中，第一天线焊盘间隔和第二天线焊盘间隔是不同的距离。
根据一些实施例，半导体器件(例如，贴片天线阵列或中介层)在第一方向198上具有约5毫米(mm)的总长度188，并且在第二方向199上具有约5毫米的总宽度189。在一些实施例中，根据沉积在天线焊盘和天线腔之间的高k介电衬垫(见下文)的介电常数以及天线焊盘/贴片天线的波长或阻抗，半导体器件(贴片天线阵列或中介层)的总长度和/或总宽度在约2mm至约10mm的范围内。在一些实施例中，天线焊盘的尺寸(天线焊盘长度和/或天线焊盘宽度)在0.4mm至约4.5mm的范围内。小于约0.4mm的天线焊盘的尺寸与产生高于150GHz的频率的天线相关联，所述频率基于如本文所公开的集成天线器件可用的功率而具有有限的传输距离。大于约4.5mm的天线焊盘的尺寸会在电路板上占用相当大的空间，影响器件布局，并且使其他芯片的布局和布线更加困难。
天线焊盘通过导线(例如，再分布线)电连接至控制器管芯110。因此，天线焊盘106A通过导线114A电连接至控制器管芯110，天线焊盘106B通过导线114B电连接至控制器管芯110，天线焊盘106C通过导线114C电连接至控制器管芯110，并且天线焊盘106D通过导线114D电连接至控制器管芯110。控制器管芯110的顶面上的接触件112电连接至导线114A-114D，以完成天线焊盘106A-106D和控制器管芯110之间的电路。在一些实施例中，导线与天线焊盘在半导体器件的同一层中，并且以与天线焊盘相同的制造操作来制造。在一些实施例中，导线与天线焊盘位于半导体器件的不同层中，并且以与天线焊盘不同的制造操作来制造。
图2是根据一些实施例的在半导体器件中制造贴片天线的方法200的流程图。方法200包括操作202，其中在衬底上方制造接地面。操作202包括与构建印刷电路板或包封的半导体器件相关联的步骤以与其他电路板或包封的半导体器件封装或组合。因此，在操作202的一个步骤中，在制造半导体器件之前，将释放层施加到刚性衬底。释放层包括膜或材料，诸如光传递热转换(LTHC)层，其通过例如旋涂作为液体施加并固化至干燥。释放层是在制造工艺期间以刚性方式保持沉积在释放层的顶部上的材料的材料层，并且该层可与沉积有释放层的衬底分离，而不会损坏沉积在释放层上方的材料。在一个非限制性实施例中，在制造工艺期间，将LTHC层沉积在光学透明(例如，玻璃或石英)衬底上。固化后的LTHC层具有粘性，并且保持在制造工艺期间沉积的材料。通过将LTHC层暴露于具有使LTHC在与光学透明衬底分离之前软化或分解的波长的光，将LTHC层从光学透明衬底释放。
在一些实施例中，绝缘层沉积在释放层上方。在制造半导体器件并将其与刚性衬底分离之后，绝缘层可防止物理、化学或电暴露。绝缘层的非限制性示例是在制造工艺之后用于封装和钝化集成电路的顶面的聚酰亚胺材料。在一些实施例中，聚酰亚胺材料通过旋涂施加。聚酰亚胺绝缘层的厚度由旋涂期间的刚性衬底的旋转速度以及施加到刚性衬底的聚酰亚胺材料的类型确定。
操作202的一些实施例包括与沉积用于铜电镀的晶种层相关联的步骤，作为制造接地面的一部分。在一些实施例中，使用原子层沉积(ALD)、等离子体增强ALD(PE-ALD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、溅射或其他沉积技术执行晶种层沉积以在刚性衬底上沉积晶种层材料。在一些实施例中，刚性衬底是圆盘，该圆盘配置为装配到用于集成电路制造的制造设备中并且经历类似于集成电路制造步骤的处理步骤。因此，在一些实施例中，刚性衬底是圆形玻璃或石英圆盘，其配置为装配到集成电路制造工具，诸如等离子体增强CVD沉积工具，以在衬底上的释放层上方接收晶种层。在一些实施例中，晶种层包括沉积在绝缘层上方的铜、钛、铝或它们的合金。在一些实施例中，晶种层的厚度在约1微米(微米或μm)至约5微米的范围内。薄于约1微米的晶种层趋于具有较薄或斑点的表面覆盖，导致电镀后接地面材料的覆盖不均匀。厚度在约1微米至约5微米之间的晶种层对于生产具有良好覆盖的电镀膜是有效的。厚于约5微米的晶种层趋于在晶种层沉积工艺期间浪费时间，这可能会更好地用于电镀。与通过电镀沉积接地面材料的速率相比，晶种层的沉积速率足够低，厚的晶种层在制造工艺中浪费时间。
操作202包括与在绝缘层上方沉积接地面材料相关联的步骤。在操作202的一些实施例中，沉积接地面材料包括将接地面材料电镀到晶种层上。在一些实施例中，接地面材料是铜。例如，根据电镀工艺的持续时间，电镀铜能够在较宽的厚度范围内在晶种层上产生铜膜。在一些实施例中，将铜电镀到晶种层上产生厚度为5微米至10微米的铜层。在一些实施例中，接地面材料是具有约7微米的厚度的铜层。厚度为约7微米的接地面材料与广泛的电路板制造设备一致，而无需对制造贴片天线的设备或工艺进行特殊修改。
在操作202中，在将接地面材料沉积在绝缘层上方之后，将接地面材料形成为图案化的接地面。在一些实施例中，将图案化材料层(例如，光刻胶)沉积到接地面材料上，并且将图案转移到图案化材料层上。在将图案转移到图案化材料层时，去除要从绝缘层去除的接地面材料的部分之上的图案化材料的一部分，并且一部分接地面材料被图案化材料的剩余部分遮盖。在一些实施例中，通过光刻、电子束光刻或与在接地面材料上方施加图案化材料兼容的一些其他图案化技术来图案化图案化材料。
操作202还包括与蚀刻通过去除图案化材料的一部分而暴露的接地面材料相关联的步骤。在一些实施例中，接地面材料是铜或铜合金。在一些实施例中，使用乙酸和过氧化氢的溶液从绝缘层上方蚀刻铜和/或铜合金。在一些实施例中，使用离子氧化剂、pH调节剂和络合剂的混合物从绝缘层上方蚀刻铜和/或铜合金。氧化剂包括强酸，诸如硝酸、硫酸和/或磷酸。pH调节剂包括缓冲化合物，以将溶液的pH保持在有效溶解接地面材料的范围内。络合剂包括诸如EDTA(乙二胺四乙酸)的分子，由于接地面材料的自由离子/原子的浓度保持较低(与接地面材料的复合离子/原子浓度相比)，该分子防止从接地面材料溶解的原子重新沉积在暴露的表面上，和/或促进接地面材料的进一步溶解。
方法200包括操作204，其中，在接地面的顶面上制造导电通孔。根据一些实施例，图案化的接地面材料(例如，接地面)覆盖有第二绝缘材料，以防止腐蚀并保护接地面免受电和/或物理损坏。在一些实施例中，第二绝缘材料是树脂或有机材料。在一些实施例中，第二绝缘材料是类似于沉积在刚性衬底上方的绝缘材料102(第一绝缘材料)的聚酰亚胺材料。
操作204包括在第二绝缘层上方沉积第二图案化材料的步骤。在一些实施例中，第二图案化材料是光刻胶层。在操作204中，第二图案化材料通过例如光刻或电子束光刻来接收图案，但是在本发明的范围内还可以想到其他图案转移方法。转移到第二图案化材料的图案对应于在电连接至接地面的导电柱的位置处穿过第二图案化材料的开口的位置。在操作204中，在将图案转移到第二图案化材料之后，执行蚀刻工艺，以通过第二图案化材料去除开口的底部处的绝缘层的暴露部分，以暴露出图案化的接地面材料的区域。
在暴露出图案化的接地面材料的部分之后，操作204包括与沉积晶种材料和电镀导电柱材料相关联的步骤，类似于上述的晶种材料沉积和接地面电镀步骤。在晶种层材料的沉积期间，将包括铜、钛、铝、其合金和/或其他导电材料的晶种层供应到接地面的暴露部分、穿过第二图案化材料的开口的侧壁上以及第二图案化材料的顶面上，在电镀导电柱材料期间，将柱材料(例如，铜)沉积在晶种层上。根据一些实施例，沉积到穿过第二图案化材料的开口中的晶种层的厚度在约1μm至约5μm的范围内。当晶种层的厚度小于约1μm时，晶种层在其上沉积有晶种层的基底上的覆盖趋于不完全，导致电镀材料的差的覆盖。当晶种层的厚度大于约5μm时，沉积晶种层所花费的时间在电镀覆盖率方面没有提供额外的益处。根据一些实施例，穿过第二图案化材料的开口的直径在50μm至500μm的范围内。导电柱的高度对应于已经形成开口的第二图案化材料的厚度。根据一些实施例，柱的高度在150μm至约700μm的范围内。在一些实施例中，第二图案化材料中的开口的直径为约120μm。在一些实施例中，穿过第二图案化材料的开口的深度或沉积到第二图案化材料中的开口内的导电柱的高度为约250μm。可以通过印刷电路板制造工艺制造宽度为约120μm并且高度为约250μm的导电柱，而无需工艺的修改。
在操作204中，在将导电柱材料电镀在晶种层上方之后，执行化学机械抛光步骤或平坦化步骤，以暴露晶种层下方的图案化材料。在操作204的附加步骤中，去除第二图案化材料以暴露导电柱的侧壁，该导电柱形成为紧靠接地面的顶面并且延伸穿过第二绝缘材料。
方法200包括操作206，其中将管芯(RF控制器管芯或控制管芯)定位在衬底上方。在一些实施例中，管芯在第二绝缘层(例如，聚酰胺层)处附接到天线组件。根据一些实施例，聚酰胺层的厚度为5至15μm。通过厚度为5μm至12μm的管芯附接膜(DAF)来附接管芯。在一些实施方式中，DAF的厚度为约10μm。管芯附接膜的厚度小于5μm时，管芯趋于附接不充分，并且在处理期间容易脱落。大于约12μm的管芯附接膜厚度在制造工艺期间不会赋予额外的益处，并且有时与管芯附接膜材料在管芯的基底周围的溢出相关联，导致半导体器件内部的空隙。
方法200包括操作208，其中将介电膜材料沉积到天线腔(天线腔体积)。介电填充材料是低k介电材料，它填充导电柱和附接的管芯之间的空间。根据一些实施例，在半导体器件中使用的低k介电材料(包括围绕导电柱并沉积在器件中的较高层处的介电填充材料)均具有小于6法拉/米(F/m)的介电常数。用于介电衬垫的高k介电材料(见下文)的介电常数大于7法拉/米。在一些实施例中，用于介电衬垫的高k介电材料具有大于50法拉/米的介电常数(参见下面的操作212)。
在一些实施例中，介电填充材料包括使用例如旋涂沉积在刚性衬底上方的聚合物材料，以提供均匀的厚度并示出介电填充材料内的空隙。在一些情况下，介电填充材料是模塑料，以在导电柱周围并且为芯片提供支撑或刚性。在一些实施例中，介电填充材料是旋涂玻璃(SOG)、CVD-SiO2以及CVD沉积的氮化硅(SiNx)或氮氧化硅(SiOxNy)。用于填充天线腔以及在半导体器件的后续(例如更高)层中的低k介电材料的固化温度为约200摄氏度(℃)或以下。
如以下进一步所述，用于形成介电衬垫的高k介电材料的固化温度(在适当情况下)至少为210℃，诸如液相(或旋涂)氮化硅(约6.9F/m的k)或包括第一层ZrO2、Al2O3中间膜和第二层ZrO2的层压膜(ZAZ，约13.6F/m的k)或其他高k介电常数，诸如ZrO2(约25F/m的k)、Al2O3(约9F/m的k)、HfOx、HfSiOx、ZrTiOx、TaOx和TiO2、Y2O3(约15F/m的k)。液态高k聚合物包括聚酰亚胺聚合物，该聚合物在约100℃或更低的温度下固化，并且在固化工艺期间在管芯或导电柱上产生减小的应变或应力。
在一些实施例中，以一定厚度沉积介电填充材料，使得导电柱的远端不被介电填充材料覆盖。导电柱的远端是不附接到接地面的端部。导电柱的近端是附接到接地面的导电柱的端部。在一些实施例中，介电填充材料完全覆盖导电柱和管芯。在一些情况下，第二介电材料沉积在介电填充材料上方，第二介电材料具有与介电填充材料的介电常数不同的介电常数。在一些实施例中，第二介电材料包括二氧化硅颗粒在有机树脂内的悬浮液。在一些实施例中，二氧化硅颗粒包含在第二介电材料中，以促进在平坦化步骤期间均匀地去除第二介电材料。沉积的介电填充材料以及沉积在介电填充材料上方的任何第二种介电材料都在低温下固化，以硬化材料而不会对接地面下方的绝缘层或通过例如管芯附接膜沉积在绝缘层上方的RF控制器/管芯的组件造成热损坏。低温固化通过减少RF控制器/芯片的晶体管中的离子扩散量来提高半导体器件的整体产量。在一些实施例中，低温固化在不大于200℃的固化温度下进行。在一些实施例中，热预算(例如，用于半导体器件的低损坏或无损坏热处理的温度窗口)对于介电填充材料的固化和高k介电衬垫中的介电材料的形成是相同的。
方法200包括操作210，其中，暴露导电通孔和RF控制器管芯的顶面。在一些实施例中，平坦化步骤用于暴露导电通孔和RF控制器管芯的顶面。在一些实施例中，介电材料和/或导电柱材料的平坦化通过化学机械抛光(CMP)来实现，其中在制造工艺期间将衬垫施加到半导体器件的顶面。在化学机械抛光期间，将衬垫紧靠半导体器件摩擦，并且小直径颗粒和减小摩擦的流体的混合物形成的浆料磨削半导体器件的顶面。在一些实施例中，基于沉积在半导体器件上的介电材料的厚度或量，执行化学机械抛光预定的时间。在一些实施例中，使用终点技术来执行化学机械抛光，以确定已经从半导体器件去除了足够的介电材料。
天线腔形成在接地面之上并且在由至少一个导电柱围绕接地面的体积内。在施加介电填充材料以填充导电柱和管芯之间的空间之后，天线腔由介电填充材料和/或半导体器件的顶面的第二介电材料填充。根据一些实施例，介电填充材料和/或第二介电材料的介电常数近似相同，以便减小对天线性能的电容效应。
方法200包括操作212，其中在天线腔上方制造介电衬垫。根据一些实施例，介电衬垫是高k(例如，高介电常数k)介电材料的单层。根据一些实施例，介电衬垫包括高k介电材料的多层。在一些实施例中，高k介电材料层与二氧化硅(SiO2)层交替。为了本发明的目的，高k介电材料是介电常数大于每米约50法拉/米(F/m)的介电材料。根据一些实施例，高k介电材料包括诸如二氧化钛(TiO2，k为约83至100法拉/米(F/m))、钛酸锶(SrTiO3，k为约200法拉/米(F/m))、钛酸锶钡(BaSrTiO3，k为约250-300法拉/米(F/m))、钛酸钡(BaTiO3，k为约约500法拉/米(F/m))、钛酸锆铅(PbZrTiO3，k为约1000-1500法拉/米(F/m))等的材料。二氧化硅(SiO2)的介电常数为约3.7-3.9法拉/米(F/m)。用于介电衬垫的高k介电材料包括液态(旋涂)氮化硅(约6.9F/m的k)或包括第一层ZrO2、Al2O3中间膜和第二层ZrO2的层压膜(ZAZ，约13.6F/m的k)或其他高k介电常数，诸如ZrO2(约25F/m的k)、Al2O3(约9F/m的k)、HfOx、HfSiOx、ZrTiOx、TaOx和TiO2、Y2O3(约15F/m的k)。
根据一些实施例，用于介电衬垫的材料层被沉积为总厚度在约1微米至约4微米之间，但是其他厚度被认为在本发明的范围内。高k介电膜的通常具有不均匀的厚度，并且在沉积或生长厚度小于1微米(μm)的膜的衬底上方的覆盖不均匀。与不具有高k介电衬垫的InFO器件相比，就InFO半导体器件的频率偏移而言，厚度大于约4微米的膜具有近似相同的效果，并且器件收缩，同时花费额外的制造时间。当总介电厚度大于约4微米时，半导体器件上的膜均匀性没有显著改善。
使用本领域技术人员已知的设备和工艺，使用诸如原子层沉积(ALD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、激光增强CVD(LECVD)、电子枪(E-枪)等的技术来沉积用于高k介电衬垫的膜。在一些实施例中，在单个制造步骤中沉积多个膜，其中在不从膜沉积室去除衬底的情况下修改沉积化学。在一些实施例中，在单个室中沉积单个膜，并且在第二室中沉积高k介电衬垫的第二膜，以便获得高k介电材料的特定介电特性。
操作212包括与隔离沉积在介电填充材料和导电柱上方的毯式介电层的部分相关联的步骤。在操作212的一些实施例中，将图案化材料层沉积在高k介电层上方，并且将与高k介电衬垫的图案对应的图案转移到图案化材料层。在一些实施例中，图案化材料是光刻胶或其他图案化材料的层。在一些实施例中，通过光刻、电子束光刻或一些其他图案转移技术将图案转移至图案化材料。在一些实施例中，该图案包括每个天线腔的单个高k介电衬垫。在一些实施例中，图案包括位于多个天线腔上方的单个高k介电衬垫。在一些实施例中，半导体器件具有一些天线腔，在接地面上方没有高k介电衬垫。
在操作212中，使用例如包含强酸的浸入蚀刻或配置为分解并去除高k介电材料的等离子体蚀刻来蚀刻掉高k介电层的暴露部分，保持器件温度相对较冷(例如，低于约200摄氏度)。管芯的顶面(包括其上的导电焊盘或接触焊盘)也通过蚀刻工艺暴露，以使得随后的到管芯的电连接能够用于半导体器件的InFO结构。
在一个或多个天线腔之上的高k介电衬垫的厚度在约1微米至约4微米的范围内，但是其他厚度也在本发明的范围内。通过在天线腔的顶部上方放置高k介电衬垫，InFO天线/贴片天线的上频率范围增加到约30千兆赫兹(GHz)到约120GHz的频率，适用于蜂窝电话天线传输和/或例如汽车控制系统雷达。在天线腔上方(以及在天线腔与InFO器件/半导体器件的天线焊盘之间)存在高k介电衬垫也增加InFO器件的辐射效率，降低操作该器件的功率要求。天线腔上方存在高k介电衬垫允许电路设计人员缩小InFO器件/半导体器件的占位面积，同时仍保持当前的技术性能，并具有上述部分或全部频率范围和功率效率特征。
天线腔中存在低介电常数材料将导电柱彼此隔离，并且将接地面与天线焊盘隔离，降低了半导体器件的每个部分的导电柱与接地面之间的电容。天线腔中的低k介电材料还减少了InFO器件中的组件之间的感应，并且提高了器件的结构稳定性(与在天线焊盘周围具有例如气隙的InFO器件相比)。
在一些实施例中，将低k介电材料层沉积在高k介电衬垫材料上方。平坦化低k介电材料以暴露高k介电材料，而低k介电材料覆盖管芯的电连接(焊盘等)以隔离管芯的顶面。因此，在一些实施例中，高k介电衬垫的底面与天线腔的低k介电材料直接接触(并且，可选地，还与导电柱的顶侧接触)，高k介电衬垫的侧面与沉积在高k介电衬垫上方的低k介电材料直接接触，并且高k介电衬垫的部分(或全部)顶面与天线焊盘(参见下文)直接接触。
在一些实施例中，在完成低k介电材料的平坦化之后，制造延伸穿过至少低k介电材料的导电通孔以形成到管芯的电连接。
方法200包括操作214，其中在天线腔上方制造天线焊盘。
在一些实施例中，操作214包括同时制造与延伸通过管芯上方的低k介电材料并且与高k介电衬垫位于同一层的导电通孔的电连接的步骤，并且省略了方法的可选操作216。在一些实施例中，制造天线焊盘，并且与天线焊盘的制造单独地形成天线焊盘的电连接。因此，当例如天线焊盘和RF控制器管芯连接在器件中的与具有天线焊盘的层不同的层时，执行可选的操作216。
在操作214中，天线焊盘的制造是根据与上文在操作204中关于在接地面上方形成导电柱的上述步骤相似的步骤。在一些实施例中，材料的晶种层沉积为紧靠沉积在半导体器件的同一层处的高k介电衬垫和介电材料的顶面。在一些实施例中，在晶种层上方沉积导电材料层，以形成天线焊盘材料的毯式层。在天线焊盘材料的毯式层上方，沉积图案化材料层，并且将图案转移到图案化材料层，该图案对应于半导体器件的天线焊盘的图案。通过浸没式蚀刻将天线焊盘材料的毯式层的暴露部分蚀刻掉，该浸没式蚀刻配置为与天线焊盘材料的暴露部分反应。
在一些实施例中，晶种层是包含铜的层，该层通过原子层沉积(ALD)、等离子体增强ALD(PE-ALD)、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、低压CVD(LPCVD)、溅射或其他沉积技术沉积晶种层材料而在暴露表面上生长。在一些实施例中，晶种层包括铜、钛、铝或它们的合金。天线焊盘的晶种层沉积为具有约1纳米至约4纳米的范围内的厚度，但是本发明也预期其他厚度。在一些实施例中，通过电镀或在晶种层上方沉积均匀的导电材料层的一些其他方法来沉积天线焊盘材料。在一些实施例中，天线焊盘材料包括铜、铝、钛和/或它们的合金，或适合于沉积到天线焊盘的晶种层上的其他导电材料。
图3是根据一些实施例的在制造工艺期间的贴片天线300A的截面图。为了下面的讨论，在图3至图11中，为简单起见，用相同的参考数字标识具有相似位置或结构或功能的元件。普通技术人员将理解，贴片天线300A-300I的元件的其他实施例、布置、结构、位置、取向和配置也在本发明的范围内。在贴片天线300A中，沉积在刚性衬底302上的释放层304将刚性衬底302与绝缘层306分隔开。释放层304包括配置为在暴露于光的波长下时分解的LTHC(光传递热转换)层，并且允许从刚性衬底302去除贴片天线300A而不会损坏贴片天线。绝缘层306包括施加到释放层304上的有机旋涂材料，该材料在从刚性衬底302去除贴片天线300A之后可保护贴片天线300A。接地面308沉积在绝缘层上方，并且包括铜、钛、铝、其合金或适合于印刷电路板或贴片天线制造的其他导电材料。绝缘体层304具有约2微米的厚度，但是其他厚度也在本发明的范围内。约2微米的绝缘体层厚度为接地面提供保护，而不会在制造的器件中引入过多的厚度。小于2微米的绝缘体层厚度比2微米的绝缘体膜更容易发生破裂或分层。接地面308的厚度在约8至约14微米的范围内，并且包括晶种层厚度(约1微米至约5微米)和电镀材料厚度(约7微米)。厚度小于约8微米的接地面倾向于不均匀的膜厚度。大于约14微米的接地面厚度需要额外的制造时间和材料成本来制造，并且在器件的电性能方面没有赋予更大的益处。接地面308的图案基于通过蚀刻(例如，浸入式铜湿蚀刻)从第一层图案化材料(例如，图案化的光刻层)转移的图案。
图4是根据一些实施例的在制造工艺期间的贴片天线300B的截面图。在贴片天线300B中，第二绝缘材料310已经沉积在接地面308的顶面和未由接地面308覆盖的第一绝缘层306的顶面上方。图案化材料层311已经沉积在第二绝缘材料310上方，并且将图案转移到图案化材料311，使得图案化材料311中的开口313对应于接地面308上方的导电柱的位置(参见下文)。接地面308的顶面在开口313的底部处暴露(例如，已经执行蚀刻工艺以去除开口313内的第二绝缘材料)。
图5是根据一些实施例的在制造工艺期间的贴片天线300C的截面图。如上所述，贴片天线300C与方法200的操作204期间的贴片天线一致。在贴片天线300C中，晶种层314已经沉积在图案化材料311上方、开口313中(现已被填充)以及接地面308的顶面上。导电柱材料316(例如，电镀铜或铜合金)已经沉积在图案化材料311的顶面上方和开口313(现在被填充)内的晶种层314的顶部上，以在图案化材料311内限定导电柱。
图6是根据一些实施例的在制造工艺期间的贴片天线300D的截面图。贴片天线300D与方法200的操作206结束时的贴片天线的实施例一致。在贴片天线300D中，在平坦化步骤以暴露导电柱317A、317B和317C的顶面之后，去除图案化材料311，并且通过芯片粘附膜318将RF控制器(RF控制器管芯或管芯)321施加到第二绝缘材料310。管芯321包括半导体器件320，该半导体器件320配置为在完整制造之后使用贴片天线接收和发送RF信号。柱317A包括晶种层部分314A和填充部分316A，柱317B包括晶种层部分314B和填充部分316B，并且柱317C包括晶种层部分314C和填充部分316C。在一些实施例中，导电柱的顶面319A和管芯321的顶面319B与刚性衬底302和释放层304之间的界面处于相同距离。在一些实施例中，导电柱的顶面319A和管芯321的顶面319B与刚性衬底的顶面之间的距离不同，并且使得在刚性衬底302和释放层304之间具有界面。
图7是根据一些实施例的在制造工艺期间的贴片天线300E的截面图。贴片天线300E与方法200的操作212期间的贴片天线一致。在贴片天线300E中，已将介电填充材料312添加到第二绝缘材料310上方的导电柱和管芯321周围的贴片天线300E中。已经平坦化贴片天线300E，并且高k介电材料336已经沉积在每个导电柱317A、317B和317c的顶面319A以及管芯321的顶面319B上方。贴片天线300E与方法200的操作212期间的贴片天线的实施例一致。天线腔315位于导电柱317B和317C之间，并且位于接地面308之上。介电填充材料312具有低介电常数(例如，低于约6法拉/米)以减小与介电填充材料312在同一层中的材料(例如，管芯321和导电柱317A-317C)之间的电容。
图8是根据一些实施例的在制造工艺期间的贴片天线300F的截面图。贴片天线300F与方法200的操作212期间的贴片天线一致。在贴片天线300F中，沉积在导电柱317B和317C的顶面319A上方的高k介电材料336由图案化材料337保护以形成介电衬垫。图案化材料337已经被沉积并且接收与接地面308上方的介电衬垫的图案一致的图案。并非所有导电柱都与高k介电材料336直接接触。导电柱317A与高k介电材料336的边缘横向间隔开，同时与导电柱317B和317C电接触。导电柱317A配置为在接地面308和用于贴片天线300E的接地之间的接地连接(参见图1，接地连接件120A-120B)。高k介电材料336与管芯321的顶面319B横向间隔开。天线腔315位于接地面308和高k介电材料336之间，并且位于导电柱317B和317C之间。
图9是根据一些实施例的在制造工艺期间的贴片天线300G的截面图。贴片天线300G与方法200的操作214期间的贴片天线一致。在贴片天线300G中，导线328E已经制造成与导电柱317A接触并且位于介电层322下方。介电层322沉积在管芯321上方以及由高k介电材料336制成的介电衬垫的侧面周围。导电通孔329A-329D延伸穿过介电层322。天线焊盘328A紧靠介电层322的顶面(参见界面327A)和介电衬垫的顶面(参见界面327B)。天线焊盘328A通过导电通孔329A电连接至管芯321。导线328B和328C电连接至穿过介电层322的导电通孔329B和329C，形成到管芯321的电连接。导线328D电连接至导电通孔329D，并且通过导电柱317A电连接至接地面308。
图10是根据一些实施例的在制造工艺期间的贴片天线300H的截面图。贴片天线300H与方法200的操作214和216之后的贴片天线一致。在贴片天线300H中，第二介电层324已经沉积在天线焊盘328A上方，并且导电通孔329F延伸穿过第二介电材料324以将导电焊盘330A电连接至接地面308。导电通孔329E延伸穿过第二介电材料324以通过导线328B和导电通孔329B将导电焊盘330B电连接至管芯321。
图11是根据一些实施例的在制造工艺期间的贴片天线300I的截面图。焊球334A通过凸块下层332A、导电焊盘330A、导电通孔329D和329F、导线328E和导电柱317A电连接至接地面308。导电柱317B和317C也电连接至接地面308，并且围绕天线腔315，并且紧靠由高k介电材料336制成的介电衬垫的底面。管芯321通过导电通孔329A电连接至天线焊盘328A，并且通过导电通孔329B、329E、导线328B和导电焊盘330B电连接至焊料凸块334B。凸块下层332B促进焊料凸块334B与贴片天线300I中的导电焊盘330B的粘附。堆叠件350是到贴片天线300I的接地面的接地连接件。堆叠件352是贴片天线300I中的天线堆叠件，配置为用于RF信号的高辐射效率发送和接收。堆叠件354是信号堆叠件，配置为通过将来自计算设备的另一部分的功率和/或信号通过管芯321提供给天线焊盘328A来操作管芯321。在图11中，从天线焊盘328A穿过天线腔315并经过衬底302上方的接地面308发射RF信号338。
图12是根据本发明的至少一个实施例的半导体器件1200的框图。在图12中，半导体器件1200包括在其上具有电路宏(以下称为宏)1202的衬底1201等。在一些实施例中，宏1202是InFO封装宏。在一些实施例中，宏1202是除了InFO封装宏之外的宏。宏1202包括布线布置1204A和第二布线布置1204B等。产生布线布置1204A和1204B的布局图的示例包括图1的贴片天线。
图13是根据一些实施例的电子设计自动化(EDA)系统1300的框图。在一些实施例中，EDA系统1300是通用计算设备，包括硬件处理器1302和非暂时性计算机可读存储介质1304。存储介质1304编码有(即存储)计算机程序代码1306(即一组可执行指令或多个指令)等。由硬件处理器1302执行指令1306(至少部分地)表示EDA工具，该EDA工具根据一个或多个(在下文中，所述的工艺和/或方法)来实现例如本文所述的方法的一部分或全部。
硬件处理器1302通过总线1308电耦合到计算机可读存储介质1304。硬件处理器1302也通过总线1308电耦合到I/O接口1310。网络接口1312也通过总线1308电耦合到硬件处理器1302。网络接口1312连接至网络1314，使得硬件处理器1302和计算机可读存储介质1304能够通过网络1314连接至外部元件。硬件处理器1302配置为执行计算机可读存储介质1304中编码的计算机程序代码1306，以使EDA系统1300可用于执行所提到的工艺和/或方法的一部分或全部。在一个或多个实施例中，硬件处理器1302是中央处理单元(CPU)、多处理器、分布式处理系统、专用集成电路(ASIC)和/或合适的处理单元。
在一个或多个实施例中，计算机可读存储介质1304是电子、磁、光、电磁、红外和/或半导体系统(或装置或设备)。例如，计算机可读存储介质1304包括半导体或固态存储器、磁带、可移动计算机磁盘、随机存取存储器(RAM)、只读存储器(ROM)、硬磁盘和/或光盘。在使用光盘的一个或多个实施例中，计算机可读存储介质1304包括压缩盘-只读存储器(CD-ROM)、压缩盘-读/写(CD-R/W)和/或数字视频盘(DVD)。
在一个或多个实施例中，存储介质1304存储计算机程序代码1306，该计算机程序代码1306配置为使EDA系统1300(其中这种执行至少部分地表示EDA工具)可用于执行所述的部分或全部工艺和/或方法。在一个或多个实施例中，存储介质1304还存储有助于执行所述工艺和/或方法的一部分或全部的信息。在一个或多个实施例中，存储介质1304存储标准单元的库1307，该标准单元包括本文公开的这种标准单元。
EDA系统1300包括I/O接口1310。I/O接口1310耦合到外部电路。在一个或多个实施例中，I/O接口1310包括键盘、小键盘、鼠标、轨迹球、轨迹板和/或光标方向键，用于将信息和命令传送到硬件处理器1302。
EDA系统1300还包括耦合到硬件处理器1302的网络接口1312。网络接口1312允许EDA系统1300与一个或多个其他计算机系统连接至的网络1314通信。网络接口1312包括无线网络接口，诸如BLUETOOTH、WIFI、WIMAX、GPRS或WCDMA；或有线网络接口，诸如ETHERNET、USB或IEEE-1364。在一个或多个实施例中，在两个或多个EDA系统1300中实现部分或全部所述工艺和/或方法。
EDA系统1300配置为通过I/O接口1310接收信息。通过I/O接口1310接收的信息包括由硬件处理器1302处理的指令、数据、设计规则、标准单元库和/或其他参数中的一个或多个。该信息通过总线1308传递给硬件处理器1302。EDA系统1300配置为通过I/O接口1310接收与UI相关的信息。该信息作为用户接口(UI)1352存储在计算机可读介质1304中。
在一些实施例中，所述工艺和/或方法的一部分或全部被实现为用于由处理器执行的独立软件应用。在一些实施例中，所述工艺和/或方法的一部分或全部被实现为作为附加软件应用的一部分的软件应用。在一些实施例中，所述工艺和/或方法的一部分或全部被实现为软件应用的插件。在一些实施例中，所提到的工艺和/或方法中的至少一个被实现为作为EDA工具的一部分的软件应用。在一些实施例中，所述工艺和/或方法的一部分或全部被实现为EDA系统1300所使用的软件应用。在一些实施例中，使用诸如可从CADENCE DESIGNSYSTEMS公司获得的
Figure BDA0002404134350000211
或其他合适的布局生成工具的工具生成包括标准单元的布局图。
在一些实施例中，工艺被实现为存储在非暂时性计算机可读记录介质中的程序的函数。非暂时性计算机可读记录介质的示例包括但不限于外部/可移动和/或内部/内置的存储或存储单元，例如，诸如DVD的光盘、诸如硬盘的磁盘、诸如ROM、RAM、存储卡等的半导体存储器中的一种或多种。
图14是根据一些实施例的集成电路(IC)制造系统1400以及与其相关联的IC制造流程的框图。在一些实施例中，基于布局图，使用制造系统1400制造(A)一个或多个半导体掩模或(B)半导体集成电路的层中的至少一个组件中的至少一个。
在图14中，IC制造系统1400包括在设计、开发和制造周期和/或与制造IC器件1460有关的服务中彼此交互的实体，诸如设计室1420、掩模室1430和IC厂商/制造商(“fab”)1450。系统1400中的实体通过通信网络连接。在一些实施例中，通信网络是单个网络。在一些实施例中，通信网络是各种不同的网络，诸如内联网和因特网。通信网络包括有线和/或无线通信信道。每个实体与一个或多个其他实体交互，并且向一个或多个其他实体提供服务和/或从一个或多个其他实体接收服务。在一些实施例中，设计室1420、掩模室1430和IC制造商1450中的两个或多个由单个较大的公司拥有。在一些实施例中，设计室1420、掩模室1430和IC制造商1450中的两个或多个共存于共同设施中并且使用共同资源。
设计室(或设计团队)1420生成IC设计布局图1422。IC设计布局图1422包括为IC器件1460设计的各种几何图案。几何图案对应于构成要制造的IC器件1460的各种组件的金属、氧化物或半导体层的图案。各个层组合形成各个IC部件。例如，IC设计布局图1422的部分包括各种IC部件，诸如将在半导体衬底(诸如硅晶圆)和设置在半导体衬底上的各个材料层中形成的有源区域、栅电极、源极和漏极、层间互连件的金属线或通孔以及用于形成接合焊盘的开口。设计室1420实施适当的设计工序以形成IC设计布局图1422。设计工序包括逻辑设计、物理设计或布局布线中的一个或多个。IC设计布局图1422呈现在具有几何图案信息的一个或多个数据文件中。例如，IC设计布局图1422可以用GDSII文件格式或DFII文件格式表示。
掩模室1430包括数据准备1432和掩模制造1444。掩模室1430使用IC设计布局图1422来制造一个或多个掩模1445，用于根据IC设计布局图1422制造IC器件1460的各个层。掩模室1430实施掩模数据准备1432，其中IC设计布局图1422转换为代表性数据文件(“RDF”)。掩模数据准备1432将RDF提供给掩模制造1444。掩模制造1444包括掩模写入器。掩模写入器将RDF转换为衬底上的图像，诸如掩模(中间掩模)1445或半导体晶圆1453。IC设计布局图1422由掩模数据准备1432操纵，以符合掩模写入器的特定特性和/或IC制造商1450的要求。在图14中，掩模数据准备1432和掩模制造1444示出为单独的要素。在一些实施例中，掩模数据准备1432和掩模制造1444可以统称为掩模数据准备。
在一些实施例中，掩模数据准备1432包括光学邻近校正(OPC)，OPC使用光刻增强技术来补偿图像误差，诸如可能由衍射、干涉、其他工艺效应等引起的图像误差。OPC调整IC设计布局图1422。在一些实施例中，掩模数据准备1432包括进一步的分辨率增强技术(RET)，诸如轴外照射、子分辨率辅助部件、相移掩模、其他合适的技术等或它们的组合。在一些实施例中，还使用逆光刻技术(ILT)，ILT将OPC视为逆成像问题。
在一些实施例中，掩模数据准备1432包括掩模规则检查器(MRC)，MRC使用一组掩模创建规则检查已经经受OPC中的工艺的IC设计布局图1422，掩模创建规则包含某些几何和/或连接限制以确保足够的裕度，以解决半导体制造工艺中的可变性等。在一些实施例中，MRC修改IC设计布局图1422以补偿掩模制造1444期间的限制，这可以撤消由OPC实施的部分修改以便满足掩模创建规则。
在一些实施例中，掩模数据准备1432包括光刻工艺检查(LPC)，LPC模拟将由IC制造商1450实施以制造IC器件1460的处理。LPC基于IC设计布局图1422模拟该处理以创建模拟制造的器件，诸如IC器件1460。LPC模拟中的处理参数可以包括与IC制造周期的各种工艺相关的参数、与用于制造IC的工具相关的参数和/或制造工艺的其他方面。LPC考虑各种因素，诸如空间图像对比度、焦深(“DOF”)、掩模误差增强因子(“MEEF”)、其他合适的因子等或它们的组合。在一些实施例中，在通过LPC创建模拟制造的器件之后，如果模拟的器件在形状上不够接近以满足设计规则，则重复OPC和/或MRC以进一步细化IC设计布局图1422。
应当理解，为了清楚起见，已经简化了掩模数据准备1432的上述描述。在一些实施例中，数据准备1432包括诸如逻辑操作(LOP)的附加特征，以根据制造规则修改IC设计布局图1422。另外，在数据准备1432期间施加于IC设计布局图1422的工艺可以以各种不同的顺序实施。
在掩模数据准备1432之后并且在掩模制造1444期间，基于修改的IC设计布局图1422制造掩模1445或掩模1445的组。在一些实施例中，基于修改的IC设计布局图1422，使用电子束(e束)或多个电子束的机制在掩模(光掩模或中间掩模)1445上形成图案。掩模1445可以用各种技术形成。在一些实施例中，使用二元技术形成掩模1445。在一些实施例中，掩模图案包括不透明区域和透明区域。用于曝光已经涂布在晶圆上的图像敏感材料层(例如，光刻胶)的辐射束(诸如紫外(UV)光束)由不透明区域阻挡并且传输通过透明区域。在一个示例中，掩模1445的二元掩模版本包括透明衬底(例如，熔融石英)和涂布在掩模的不透明区域中的不透明材料(例如，铬)。在另一示例中，使用相移技术形成掩模1445。在掩模1445的相移掩模(PSM)版本中，在相移掩模上形成的图案中的各种部件配置为具有适当的相位差以提高分辨率和成像质量。在各个示例中，相移掩模可以是衰减PSM或交替PSM。由掩模制造1444生成的掩模用于各种工艺中。例如，这种掩模用于离子注入工艺中以在半导体晶圆1453中形成各个掺杂区域，用于蚀刻工艺中以在半导体晶圆1453中形成各个蚀刻区域和/或用于其他合适的工艺中。
IC制造商1450包括晶圆制造1452。IC制造商1450是IC制造业务，包括用于制造各种不同IC产品的一个或多个制造设施。在一些实施例中，IC制造商1450是半导体代工厂。例如，可能存在用于多个IC产品(前段制程(FEOL)制造)的前端制造的制造设施，而第二制造设施可以为IC产品(后段制程(BEOL)制造)的互连和封装提供后端制造，并且第三制造设施可以为代工业务提供其他服务。
IC制造商1450使用由掩模室1430制造的掩模(或多个掩模)1445来制造IC器件1460。因此，IC制造商1450至少间接地使用IC设计布局图1422来制造IC器件1460。在一些实施例中，半导体晶圆1453由IC制造商1450使用掩模(或多个掩模)1445制造以形成IC器件1460。在一些实施例中，IC制造包括至少间接基于IC设计布局图1422执行一次或多次光刻曝光。半导体晶圆1453包括硅衬底或其上形成有材料层的其他适当衬底。半导体晶圆1453还包括各个掺杂区域、介电部件、多级互连件等中的一个或多个(在随后的制造步骤中形成)。
关于集成电路(IC)制造系统(例如，图14的系统1400)以及与其相关联的IC制造流程的细节可以在例如2016年2月9日授权的美国专利第9,256,709号、2015年10月1日公布的美国授权前公开号20150278429、2014年2月6日公布的美国授权前公开号20140040838、2007年8月21日授权的美国专利第7,260,442号中找到，它们的全部内容结合于此作为参考。
例如，在美国专利第7,260,442号中，图15示出根据本发明实施例的制造系统的框图。掩模制造系统20包括至少一个处理工具21、检测工具23、控制器25、数据库24、以及制造执行系统(MES)26。
处理工具21用以处理至少一个掩模，其可以为曝光工具、烘烤工具、显影工具、蚀刻工具、或光阻剥除工具。
检测工具23是用以在掩模进行蚀刻后和/或光阻剥除后检测该掩模以得到蚀刻后检测和/或剥除后检测结果资料。
控制器25是用以针对处理工具21，执行前馈控制以及反馈控制。其接收检测工具23所得到的检测结果数据，并由数据库24中取得被处理的掩模的相关数据以及与掩模执行步骤所使用材料的相关数据。控制器25并产生处理工具21的处理模型，并根据该掩模的相关数据、处理使用的材料数据、及该检测结果数据校正该处理模型。控制器25并在处理工具21执行掩模处理程序的过程中，监测处理工具21的运作状况，将其运作状况与该处理模型比对，并据以实时调整处理工具21的参数设定，使得其能够以符合该处理模型的方式执行该掩模处理程序。
根据本实施例，上述掩模的相关数据、处理使用的材料数据、及该检测结果数据是储存于数据库24中。上述掩模的相关数据是可以为下列数据中至少一个：对应产品种类数据、掩模阶层数据、掩模等级数据、掩模光学校正数据、以及对应的客户数据等。上述材料数据则可以为下列数据中至少一个：光阻液种类数据、光阻液特性数据、光阻液衰减变化数据。
如图15所示，控制器25是与制造执行系统26链接，其产生处理工具21的处理模型，使得制造执行系统26根据该处理模型控制处理工具21的运作。其中该处理模型包括处理工具21的处理参数以及处理加工程序(recipe)。
图16A至图16B示出根据本发明实施掩模制造方法的流程图，该方法可以实施于上述掩模制造系统。图16A至图16B所示的掩模制造方法控制掩模制造系统中处理工具21的运作。而被控制的处理工具21可以为曝光工具、烘烤工具、显影工具、蚀刻工具、或光阻剥除工具。
图16A至图16B示出该方法首先提供材料数据及掩模数据(步骤S31)。该材料数据主要为在掩模制造过程中所使用的材料的相关数据，例如光阻液等。该掩模数据则是该掩模所对应的产品的相关数据。根据本实施例，上述掩模的相关数据、处理使用的材料数据、及该检测结果数据是储存于数据库24中，而数据库24则与控制器直接链接或透过网络与其链接。
然后，根据该材料数据及该掩模数据确定处理工具21的第一处理参数(步骤S32)。控制器25由数据库24中取得被处理的掩模的相关数据以及与掩模执行步骤所使用材料的相关数据，并据以确定处理工具21的第一处理参数。
然后，根据该第一处理参数执行第一掩模处理以处理第一掩模(步骤S33)。该第一掩模依序经由曝光工具、烘烤工具、显影工具、蚀刻工具、及光阻剥除工具进行曝光、烘烤、显影、蚀刻以及光阻剥除等处理。同时，在上述第一掩模处理处理的过程中，收集对应于该第一掩模处理的第一处理数据(步骤S34)。第一处理数据被传送至控制器25，使得能够根据该材料数据、该掩模数据该第一处理数据确定反馈校正数据(步骤S35)。该反馈校正资料是藉由统计分析方法计算而得。根据本实施例，该材料数据、该掩模数据该第一处理数据是根据其各自的特性，在统计分析过程中以名目变量或连续变量的方式呈现。例如，具有静态特性的材料数据(例如光阻液种类数据)以及掩模数据(例如产品种类数据)分别以不同的名目变量表示。而具有动态特性的材料数据(例如光阻液衰减变化数据)以及掩模数据(例如掩模光学校正数据)则是以对应的连续变量表示。上述名目变量以及连续变量是藉由变异数分析方法以及回归分析方法处理。然后，根据该反馈校正资料校正该第一处理参数以获得第二处理参数(步骤S36)。
然后，根据该第二处理参数，执行第二掩模处理以处理第二掩模(步骤S37)。
在上述步骤S33中执行上述第一掩模处理。当该第一掩模的线宽不符合预定的标准，则必须执行再蚀刻程序以修正该掩模的线宽，直到其符合该预定的标准为止。
参照图16B，其示出掩模处理的前馈控制。该方法利用其他掩模的检测结果来校正工具的处理参数。该方法首先提供前期检测结果(步骤S331)，其为掩模的光阻剥除后检测结果。再根据该第一检测数据及该前期检测数据产生前馈调整信号(步骤S333)。然后根据前馈调整数据产生再蚀刻处理参数(步骤S335)。然后，根据该再蚀刻处理参数，执行再蚀刻处理以处理该第一掩模(步骤S337)。图16B中所示出的方法是可以用以控制蚀刻工具或光阻剥除工具。
本发明还提供一种利用统计处理控制分析以实时控制掩模制造的方法，该方法如图17所示。该方法首先提供处理模型(步骤S41)，再根据该处理模型，以掩模制造工具执行掩模制造步骤以处理掩模(步骤S43)。并在工具运作的同时，监测该处理工具，以获得其运作信息(步骤S45)。然后，根据该处理模型与该运作数据执行错误检测分析(步骤S47)。并根据该错误检测分析结果，产生微调信号(步骤S48)。再根据该微调信号校正该处理工具的运作设定，使得该处理工具根据调整后的运作设定继续处理该掩模(步骤S49)。
上述图16A至图16B及图17的掩模制造控制方法是可以分别实施或同时实施。
集成扇出(InFO)器件包括电连接至至少一个天线焊盘的RF控制器(管芯)，该天线焊盘具有位于至少一个天线焊盘和接地面之上的天线腔之间的高k介电材料(介电衬垫)。在接地面和天线焊盘之间添加高k介电材料增加天线焊盘可访问的可用频率范围，并且允许器件制造商缩小InFO器件的占用面积或面积。此外，与在天线焊盘和接地面之间没有介电衬垫的InFO器件相比，射频发射效率更高。
本发明的方面涉及一种器件，包括：接地面；第一导电柱，其中第一导电柱电连接至接地面；天线焊盘，基本上平行于接地面；介电衬垫，具有第一介电常数，其中，所述天线焊盘通过所述介电衬垫与至少一个导电柱的远端分隔开；以及介电填充材料，填充天线腔，其中，所述介电填充材料具有小于所述第一介电常数的第二介电常数，并且所述接地面、所述第一导电柱和所述介电衬垫围绕所述天线腔。在一些实施例中，第二介电常数是6法拉/米(F/m)以下。在一些实施例中，第一介电常数大于7法拉/米(F/m)。在一些实施例中，介电衬垫包括二氧化钛(TiO2)、钛酸锶(SrTiO3)、钛酸锶钡(BaSrTiO3)、钛酸钡(BaTiO3)或钛酸锆铅(PbZrTiO3)中的一种或多种。在一些实施例中，介电衬垫是层压介电衬垫，包括介电常数大于7法拉/米(F/m)的至少一层高k介电材料和介电常数小于6F/m的至少一层低k介电材料。在一些实施例中，天线焊盘电连接至控制器电路。在一些实施例中，介电衬垫在平行于接地面的顶面的第一方向上具有第一尺寸，并且在平行于接地面的顶面的第二方向上具有第二尺寸，第二方向垂直于第一方向。天线焊盘在第一方向上具有第三尺寸，并且在第二方向上具有第四尺寸，并且第一尺寸小于第三尺寸，并且第二尺寸小于第四尺寸。
本发明的方面涉及一种方法，该方法包括以下操作：在衬底上方形成接地面；形成与接地面接触的第一导电柱；将管芯附接至衬底；用介电填充材料将管芯与第一导电柱电隔离；在第一导电柱的与接地面相对的端部处形成介电常数至少为7法拉/米(F/m)的高k介电材料的介电衬垫；在介电衬垫上方形成天线焊盘；以及将天线焊盘电连接至管芯。在一些实施例中，形成介电衬垫还包括通过化学气相沉积(CVD)或物理气相沉积(PVD)技术沉积高k介电材料，所述高k介电材料具有大于7的介电常数；在高k介电材料上方沉积图案化材料层；对图案化材料层进行图案化；以及去除高k介电材料的暴露部分。在一些实施例中，去除高k介电材料的暴露部分还包括将酸性溶液施加到至少一层介电材料的暴露部分以溶解暴露部分。在一些实施例中，用介电填充材料将管芯与至少一个导电柱电隔离还包括将模塑料施加到接地面的顶面；以及在低于200摄氏度(℃)的温度下固化低k介电材料，以减小管芯和第一导电柱上的应力。在一些实施例中，制造与接地面接触的至少一个导电柱还包括：在接地面上方沉积第一绝缘层；在第一绝缘层上方施加图案化材料层；通过图案化材料层暴露接地面的部分，在图案化材料层中的开口内并且紧靠接地面的部分沉积导电材料，平坦化导电材料以暴露图案化材料层，以及从接地面去除图案化材料。在一些实施例中，形成高k介电材料的介电衬垫还包括沉积多层高k介电材料，每层具有大于7法拉/米的介电常数。在一些实施例中，该方法还包括用介电常数小于7法拉/米的低k介电材料覆盖天线焊盘和管芯。
本发明的一些方面涉及一种器件，包括：导电材料的第一焊盘，位于衬底上方，其中第一焊盘电连接至接地；绝缘填充材料，位于第一焊盘上方，该绝缘填充材料的第一介电常数小于7法拉/米(F/m)；第一导电柱，电连接至导电材料的第一焊盘，其中第一导电柱延伸穿过绝缘填充材料；控制器管芯，连接至衬底，其中，控制器管芯延伸穿过绝缘填充材料的层；介电材料的衬垫，位于绝缘填充材料和第一导电柱的顶面上方，介电材料的衬垫具有大于7法拉/米的第二介电常数；以及导电材料的第二焊盘，位于介电材料的衬垫上方，其中导电材料的第二焊盘电连接至控制器管芯。在一些实施例中，投影到接地面上的介电材料的衬垫的周边外接第一导电柱。在一些实施例中，介电材料的衬垫还包括至少一层介电材料，介电材料具有大于7法拉/米(F/m)的第一介电常数。在一些实施例中，介电材料的衬垫包括二氧化钛(TiO2)、钛酸锶(SrTiO3)、钛酸锶钡(BaSrTiO3)、钛酸钡(BaTiO3)或钛酸锆铅(PbZrTiO3)中的一种或多种。在一些实施例中，介电材料的衬垫包括至少两层介电材料，其中至少两层介电材料中的每个具有大于7法拉/米的介电常数。在一些实施例中，该器件还包括：导电材料的第三焊盘，位于介电材料的衬垫上方并且电连接至控制器管芯。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
接地面；
第一导电柱，其中，所述第一导电柱电连接至所述接地面；
天线焊盘，平行于所述接地面；
介电衬垫，具有第一介电常数，其中，所述天线焊盘通过所述介电衬垫与所述第一导电柱的远端分隔开；以及
介电填充材料，填充天线腔，其中，所述介电填充材料具有小于所述第一介电常数的第二介电常数，并且所述接地面、所述第一导电柱和所述介电衬垫围绕所述天线腔。
2.根据权利要求1所述的半导体器件，其中，所述第二介电常数在1法拉/米和6法拉/米(F/m)之间。
3.根据权利要求1所述的半导体器件，其中，所述第一介电常数大于7法拉/米(F/m)。
4.根据权利要求3所述的半导体器件，其中，所述介电衬垫包括二氧化钛(TiO2)、钛酸锶(SrTiO3)、钛酸锶钡(BaSrTiO3)、钛酸钡(BaTiO3)或钛酸锆铅(PbZrTiO3)中的一种或多种。
5.根据权利要求1所述的半导体器件，其中，所述介电衬垫是层压介电衬垫，包括介电常数大于7法拉/米(F/m)的至少一层高k介电材料和介电常数小于6F/m的至少一层低k介电材料。
6.根据权利要求1所述的半导体器件，其中，所述天线焊盘电连接至控制器电路。
7.根据权利要求1所述的半导体器件，其中，所述介电衬垫在平行于所述接地面的顶面的第一方向上具有第一尺寸，并且在平行于所述接地面的所述顶面的第二方向上具有第二尺寸，所述第二方向垂直于所述第一方向，所述天线焊盘在所述第一方向上具有第三尺寸，并且在所述第二方向上具有第四尺寸，并且所述第一尺寸小于所述第三尺寸，并且所述第二尺寸小于所述第四尺寸。
8.一种形成半导体器件的方法，包括：
在衬底上方形成接地面；
形成与所述接地面接触的第一导电柱；
将管芯附接至所述衬底；
用介电填充材料将所述管芯与所述第一导电柱电隔离；
在所述第一导电柱的与所述接地面相对的端部处形成介电常数至少为7法拉/米(F/m)的高k介电材料的介电衬垫；
在所述介电衬垫上方形成天线焊盘；以及
将所述天线焊盘电连接至所述管芯。
9.根据权利要求8所述的方法，其中，形成所述高k介电材料的所述介电衬垫还包括：
沉积所述高k介电材料，所述高k介电材料具有大于7的介电常数；
在所述高k介电材料上方沉积图案化材料层；
对所述图案化材料层进行图案化；以及
去除所述高k介电材料的暴露部分。
10.一种半导体器件，包括：
导电材料的第一焊盘，位于衬底上方，其中，所述第一焊盘电连接至接地面；
绝缘填充材料，位于所述第一焊盘上方，所述绝缘填充材料具有小于7法拉/米(F/m)的第一介电常数；
第一导电柱，电连接至所述导电材料的第一焊盘，其中，所述第一导电柱延伸穿过所述绝缘填充材料；
控制器管芯，连接至所述衬底，其中，所述控制器管芯延伸穿过所述绝缘填充材料；
介电材料的衬垫，位于所述绝缘填充材料和所述第一导电柱的顶面上方，所述介电材料的衬垫具有大于7法拉/米的第二介电常数；以及
导电材料的第二焊盘，位于所述介电材料的衬垫上方，其中，所述导电材料的第二焊盘电连接至所述控制器管芯。
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