CN111668252A - 阻变存储器及其制备方法 - Google Patents
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Abstract
本发明公开了一种阻变存储器及其制备方法。其中，该阻变存储器包括：阻变介质层，用于阻变存储；其中，阻变介质层包括：掺杂介质层，其部分具有一定掺杂浓度的金属原子，用于在阻变存储器中形成局部增强电场，使得阻变存储器的导电通道生成位置可控，从而提高器件可靠性，同时，因此可以使得本发明的阻变存储器具有免去初始激活过程特性，在初始时稳定表现为低阻态，防止在大电压激活过程中造成的电流过冲问题，此外在保证了较好电压耐受能力的同时，可以使得器件本申请的尺寸得到很好的控制，降低了大电压的功耗。
Description
技术领域
本发明涉及微电子技术领域，特别涉及一种初始阻值为低阻的阻变存储器及其制备方法，其中，该阻变存储器具有免去初始激活过程(forming-free)的特性。
背景技术
随着后摩尔时代的到来，传统的非易失性存储器件，如EEPROM、闪存等，正面临发展瓶颈：芯片集成度不断提高对器件尺寸缩放的要求更高，与传统浮栅器件尺寸减小、栅厚度变薄带来的漏电流增大、器件可靠性和寿命降低之间的矛盾。传统的闪存器件在微缩到20nm节点以下时，将面临一系列技术限制和理论极限，难以满足超高密度存储需求。在这样的背景下，发展新型非易失性存储器件的需求迫在眉睫。其中，阻变存储器(RRAM)因为其结构简单、读写速度快、功耗低、易集成、与现有CMOS工艺兼容程度高等一系列优点，成为下一代非易失性存储器的有力竞争者，应用前景广阔。
阻变存储器由多层薄膜结构组成，通常是上下电极以及中间的阻变介质层组成的三层三明治结构。在上下电极之间施加电压将导致介质层电阻值发生变化，可分为高、低两个组态，在电压撤去后电阻值不发生变化，阻变存储器就是利用电阻值的改变达到存储信息的目的。尽管阻变存储器具有很多有吸引力的优点，目前仍然存在许多亟待解决的问题。比如需要较大的初始电压激活过程(forming)、操作电流较大、特征参数分布存在较大的随机波动等。
其中，在大电压激活过程中，由于阻变存储器在薄膜结构中产生大量的缺陷，将可能导致一系列不可预测的器件可靠性问题，例如：1)首先，大电压激励产生的大量缺陷会组成形状不规则的粗壮导电通道，对于这样的导电通道需要较大的电压激励使其断裂，从而器件恢复到高阻值状态。但是导电通道不规则的形状使得断裂的位置和断裂程度难以确定，造成器件的特征参数存在较大的随机波动；2)其次，大电压激活过程可能造成电流过冲问题，对器件的可靠性产生不利影响；3)而且，大电压对器件的电压耐受能力提出了较高的要求，使得器件在尺寸微缩上存在技术限制；4)此外，大电压带来的高功耗问题也很明显。因此，制备具有免去初始激活过程特性的阻变存储器显得非常有意义。
发明内容
(一)要解决的技术问题
为解决现有技术中，在大电压激活过程中，由于阻变存储器在薄膜结构中产生大量的缺陷，可能导致一系列不可预测的器件可靠性的技术问题，本发明公开了一种阻变存储器及其制备方法。
(二)技术方案
本发明的一个方面公开了一种阻变存储器，其中，包括：阻变介质层，用于阻变存储；其中，阻变介质层包括：掺杂介质层，其部分具有一定掺杂浓度的金属，用于在阻变存储器中形成局部增强电场，使得阻变存储器的导电通道生成位置可控，从而提高器件可靠性。
根据本发明的实施例，其中，阻变介质层还包括：底介质层和顶介质层，掺杂介质层设置于底介质层的上表面上；以及顶介质层设置于掺杂介质层的上表面上；底介质层和顶介质层用于夹设掺杂介质层，为掺杂介质层提供阻隔，以确保掺杂介质层在阻变存储器中形成局部增强电场，同时实现阻变介质层的阻变功能；其中，底介质层材料为SiOx、HfOx或SiNx；掺杂介质层材料为部分掺杂金属的SiOx、HfOx或SiNx；顶介质层材料为SiOx、HfOx或SiNx；其中，x小于正常化学计量数；其中，所述阻变介质层的总厚度为15nm-25nm。
根据本发明的实施例，其中，依次设置的衬底层、粘合层和底电极，其中，衬底层用于为阻变存储器提供支撑；粘合层设置于衬底层上表面上，使得阻变存储器能够更好的固定于衬底层上；以及底电极设置于粘合层的上表面上，为阻变存储器提供一种电连接端口；其中，底介质层设置于底电极的上表面上；粘合层材料为Ti，厚度大于等于10nm；底电极材料为Pt、Au或Pd，厚度大于等于30nm。
根据本发明的实施例，其中，衬底层包括：第一基底层和第二基底层，第一基底层用于为阻变存储器提供支撑；以及第二基底层设置于第一基底层上表面上，粘合层设置于第二基底层的上表面上，使得底电极能够更好的固定于衬底层上；其中，第一基底层材料为Si或SiO2，厚度大于等于1μm；第二基底层材料为SiO2，厚度大于等于200nm。
根据本发明的实施例，其中，阻变存储器还包括：多个凸电极，多个凸电极彼此之间相互间隔、并设置于顶介质层的上表面上，为阻变存储器提供另一种电连接端口；其中，多个凸电极的每个凸电极包括：顶电极层和保护层，顶电极层设置于顶介质层的上表面上，保护层覆盖于顶电极层上表面上，用于保护顶电极层；其中，凸电极为一柱状结构，直径尺寸小于等于300μm；顶电极层材料为Ta，厚度大于等于50nm；保护层材料为Ru、Pt或Pd，厚度大于等于20nm。
本发明的另一方面公开了一种用于制备上述阻变存储器的制备方法，其中，包括：在衬底层上表面上形成粘合层；在粘合层上表面上形成底电极；在底电极上表面上形成阻变介质层；其中，阻变介质层包括：掺杂介质层，其部分具有一定掺杂浓度的金属原子，用于在阻变存储器中形成局部增强电场，使得阻变存储器的导电通道生成位置可控，从而提高器件可靠性。
根据本发明的实施例，其中，在衬底层上表面上形成粘合层之前，还包括：在第一基底层上表面形成第二基底层，以构成衬底层；其中，粘合层形成于第二基底层上表面上。
根据本发明的实施例，其中，在底电极上表面上形成阻变介质层，包括：在底电极上表面上形成底介质层；在底介质层上表面上形成掺杂介质层；在掺杂介质层上表面上形成顶介质层，其中，底介质层、掺杂介质层和顶介质层构成阻变介质层。
根据本发明的实施例，其中，在底电极上表面上形成底介质层，包括：以介质靶作为靶源，在底电极上表面上，通过溅射工艺于80℃-150℃的条件下形成底介质层；在底介质层上表面上形成掺杂介质层，包括：以介质靶和金属靶作为靶源，在底介质层上表面上，通过溅射工艺于80℃-150℃的条件下形成掺杂介质层；在掺杂介质层上表面上形成顶介质层，包括：以介质靶作为靶源，在掺杂介质层上表面上，通过溅射工艺于80℃-150℃的条件下形成顶介质层。
根据本发明的实施例，其中，在底电极上表面上形成阻变介质层之后，还包括：在阻变介质层的上表面上形成多个凸电极；其中，包括：在顶介质层的上表面上形成顶电极层，以及形成保护层覆盖顶电极层上表面，保护层用于保护顶电极层。
根据本发明的实施例，其中，介质靶包括SiO2靶、HfO2靶或Si3N4靶；金属靶包括Au靶、Pt靶、Ta靶或Ag靶、Cu靶中之一或至少二者的组合。
(三)有益效果
本发明公开了一种阻变存储器及其制备方法。其中，该阻变存储器包括：阻变介质层，用于阻变存储；其中，阻变介质层包括：掺杂介质层，其部分具有一定掺杂浓度的金属原子，用于在阻变存储器中形成局部增强电场，使得阻变存储器的导电通道生成位置可控，从而提高器件可靠性，同时，因此可以使得本发明的阻变存储器具有免去初始激活过程特性，在初始时稳定表现为低阻态，防止在大电压激活过程中造成的电流过冲问题，此外在保证了较好电压耐受能力的同时，可以使得器件本申请的尺寸得到很好的控制，降低了大电压的功耗。
附图说明
图1是本发明实施例的阻变存储器的结构组成示意图；
图2是本发明中对应于对比例1或对比例2的阻变存储器的结构组成示意图；
图3是本发明实施例中对应图1的阻变存储器的制备方法流程示意图；
图4是本发明实施例中对应图1的阻变存储器的电流-电压特性曲线图；
图5A是本发明中对应于对比例1-良品的阻变存储器的电流-电压特性曲线图；
图5B是本发明中对应于对比例1-次品的阻变存储器的电流-电压特性曲线图；
图6是本发明中对应于对比例2的阻变存储器的电流-电压特性曲线图；
图7是本发明实施例中对应图1的阻变存储器的set/reset电压值统计分布图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
为解决现有技术中，在大电压激活过程中，由于阻变存储器在薄膜结构中产生大量的缺陷，可能导致一系列不可预测的器件可靠性的技术问题，本发明公开了一种阻变存储器及其制备方法。
本发明的一个方面公开了一种阻变存储器100，如图1所示，为一薄膜叠层结构，其中，包括：阻变介质层140，用于阻变存储；其中，阻变介质层140包括：掺杂介质层142，其部分具有一定掺杂浓度的金属，用于在阻变存储器100中形成局部增强电场，使得阻变存储器100的导电通道生成位置可控，从而提高器件可靠性，同时，因此可以使得本发明的阻变存储器具有免去初始激活过程特性，在初始时稳定表现为低阻态，防止在大电压激活过程中造成的电流过冲问题，此外在保证了较好电压耐受能力的同时，可以使得器件本申请的尺寸得到很好的控制，降低了大电压的功耗。
其中，掺杂介质层142中可以掺杂金属原子，金属原子具有稳定的化学性质在介质之中不易发生扩散，并形成原子团簇，在原子团簇周围形成增强电场，该增强电场可以使得导电通道的生成位置可控，以使得阻变存储器具有免去初始激活过程特性。具体地，掺杂金属可以是Au、Pt、Ta或Ag、Cu中之一或至少二者的组合。
此外，需要说明的是，掺杂介质层142中还可以掺杂金属离子，具体地，还需要考虑金属离子的掺杂后，避免由离子自身电荷，导致缺陷或导电粒子的存在，使得阻变问题复杂化的影响。
根据本发明的实施例，其中，如图1所示，阻变介质层140还包括：底介质层141和顶介质层143，掺杂介质层142设置于底介质层141的上表面上；以及顶介质层143设置于掺杂介质层142的上表面上；也即，掺杂介质层142位于底介质层141和顶介质层143之间，底介质层141和顶介质层143夹设掺杂介质层142，为掺杂介质层142提供阻隔，防止掺杂介质层142与底介质层141和顶介质层143之外的结构层接触或连接，并保证掺杂介质层142能够在底介质层141和顶介质层143之间，在阻变存储器中形成局部增强电场，同时实现阻变介质层140的阻变功能，以确保阻变存储器100能够具有免去初始激活过程特性。
根据本发明的实施例，其中，所述阻变介质层的总厚度为15nm-25nm，底介质层、掺杂介质层与顶介质层的厚度比接近1∶1∶1。其中，底介质层141材料为SiOx、HfOx或SiNx，厚度可以为7nm；掺杂介质层142材料为部分掺杂Pt原子的SiOx、HfOx或SiNx，厚度可以为6nm；顶介质层143材料为SiOx、HfOx或SiNx，厚度可以为7nm；其中，x小于正常化学计量数。其中，SiOx的正常化学计量数一般是以SiO2的化学计量数为正常值作为衡量标准，因此，满足x＜2；HfOx的正常化学计量数一般是以HfO2的化学计量数为正常值作为衡量标准，因此，满足x＜2；SiNx的正常化学计量数一般是以Si3N4的化学计量数为正常值作为衡量标准，因此，满足x＜(4/3)。因此，可以确保本发明的阻变介质层140中Si多N少(即Si rich富硅)，可使得阻变介质层140在初始状态下具有足够多的Si悬挂键，由该悬挂键组成导电通道，使得器件初始状态即为低阻态。此外，处于金属(例如Pt)原子团簇附近的局部增强电场，则保证了导电通道更容易在此处断裂，器件切换为高阻态，且在后续的电循环中，在附近产生新悬挂键重新组成完整的导电通道，使器件回到低阻态。以此循环往复。使得Si的悬挂键更多，因此使得Si和N之间的不饱和键更多，从而确保金属原子(例如Pt)的掺杂之后，可以借此形成内建增强电场。因此，使得本发明的阻变存储器100的阻变介质层140在实现阻变功能的基础上，展现了更好的免去初始激活过程特性。
需要进一步说明的是，掺杂介质层142中的金属原子(例如Pt)，会在掺杂介质层142中形成多个金属原子的团簇，在金属原子团簇的周围受到Si不饱和键的影响，形成内部电场，从而使得本发明的阻变存储器100具有免去初始激活过程特性，避免了在大电压激活过程中，阻变存储器在薄膜结构中产生大量缺陷，导致一系列不可预测的器件可靠性问题。例如，内部增强电场可以实现导电通道生成位置可控，使得器件特征参数的随机波动性大大降低，另外，还可以借助免去初始激活过程特性防止大电压激活过程中的电流过冲问题，增强器件可靠性；而且，本发明的阻变存储器可以实现器件尺寸和电压耐受能力之间更好的平衡，进一步地，还可以控制器件的高功耗问题。
根据本发明的实施例，其中，如图1所示，依次设置的衬底层110、粘合层120和底电极130，其中，衬底层110用于为阻变存储器100提供支撑；粘合层120设置于衬底层110上表面上，使得阻变存储器100能够更好的固定于衬底层120上；以及底电极130设置于粘合层120的上表面上，为阻变存储器100提供一种电连接端口，也即为阻变存储器100提供引出电极。
其中，如图1所示，底介质层141设置于底电极130的上表面上；粘合层120材料为Ti，厚度大于等于10nm，具体可以为20nm；底电极130材料为Pt、Au或Pd，厚度大于等于30nm，具体可以为80nm。以使得本发明的阻变存储器100能够展现更好的结构稳定性和电学稳定性。
根据本发明的实施例，其中，如图1所示，衬底层110包括：第一基底层111和第二基底层112，第一基底层111用于为阻变存储器100提供支撑；以及第二基底层112设置于第一基底层111上表面上，粘合层120设置于第二基底层112的上表面上，使得底电极130能够更好的固定于衬底层110上，进一步提高阻变存储器100的结构稳定性。
其中，第一基底层111材料为Si或SiO2，例如硅片或玻璃片，厚度大于等于1μm，具体可以为500μm；第二基底层112材料为SiO2，厚度大于等于200nm，具体可以为300nm，SiO2材料因具有较好的绝缘性，使得本发明阻变存储器100的结构稳定性更好。需要说明的是，当第一基底层111材料为SiO2时，其可以与第二基底层112为一体化设计，即衬底层110为一整体结构。
根据本发明的实施例，其中，如图1所示，阻变存储器100还包括：多个凸电极150，多个凸电极150彼此之间相互间隔、并设置于顶介质层143的上表面上，为阻变存储器100提供另一种电连接端口，即可以作为本发明阻变存储器100的另一引出电极，以与底电极130相对应。
其中，多个凸电极150的每个凸电极150包括：顶电极层151和保护层152，顶电极层151设置于顶介质层143的上表面上，保护层152完全覆盖顶电极层151上表面上，用于保护顶电极层151，防止顶电极层151被腐蚀、氧化或磨损等，例如避免电极氧化或电学测试时探针划伤顶电极层151的情况；
其中，如图1所示，凸电极150为一圆柱结构，直径尺寸小于等于300μm，一般而言，凸电极150的结构形式多样，还可以是其他柱状结构，其尺寸需要小型化设计。顶电极层151和保护层152共同构成上述的圆柱结构；顶电极层151材料为Ta、Pt或W，厚度大于等于50nm，具体为100nm；保护层152材料为Ru、Pt或Pd，厚度大于等于20nm，具体为50nm。凸电极150的设计可以使得器件获得更大的存储窗口。
需要进一步说明的是，在本发明的实施例中，上述“A设置于B的上表面上”可以理解为结构的A的下表面与B的上表面直接接触。
本发明的另一方面公开了一种用于制备上述阻变存储器100的制备方法，其中，如图1和图3所示，该制备方法包括：
S310：在衬底层110上表面上形成粘合层120；
S320：在粘合层120上表面上形成底电极130；
S330：在底电极130上表面上形成阻变介质层140；其中，阻变介质层140包括：掺杂介质层142，掺杂介质层142部分具有一定掺杂浓度的金属原子，用于在阻变存储器100中形成局部增强电场，使得阻变存储器的导电通道100生成位置可控，从而提高器件可靠性。
根据本发明的实施例，其中，如图1和图3所示，在衬底层1110上表面上形成粘合层120之前，还包括：在第一基底层111上表面形成第二基底层112，以构成衬底层110；其中，粘合层120形成于第二基底层112上表面上。在形成粘合层120之前，对衬底层110进行清洗，具体地，将衬底层110依次用丙酮、无水乙醇在超声振荡仪中清洗3min，振荡功率2.5W，吹干；再用去离子水冲洗3min，吹干。
根据本发明的实施例，其中，如图1和图3所示，在衬底层1110上表面上形成粘合层120，包括：在衬底层110上表面上，利用直流溅射(DC sputtering)工艺在室温下溅射Ti粘合层120，溅射功率100W，溅射气体为Ar，溅射时保持腔体压强4mTorr，Ti的粘合层120溅射厚度为20nm。
根据本发明的实施例，其中，如图1和图3所示，在粘合层120上表面上形成底电极130，包括：在Ti粘合层120上，利用直流溅射工艺在室温下溅射Pt底电极130，溅射功率100W，溅射气体为Ar，溅射时保持腔体压强4mTorr。Pt底电极130的溅射厚度为80nm。
根据本发明的实施例，其中，如图1和图3所示，在底电极130上表面上形成阻变介质层140，包括：在底电极130上表面上形成底介质层141包括：以介质靶作为靶源，在底电极上表面上，通过溅射工艺于100℃的条件下形成底介质层，该介质靶可以是SiO2靶、HfO2靶或Si3N4靶，则底介质层的材料为SiOx、HfOx或SiNx；具体地，在Pt底电极130上表面上，利用射频溅射(RF sputtering)工艺在80℃-150℃(可选100℃)下溅射SiNx层作为底介质层141，其中溅射靶材为Si3N4，溅射功率100W，溅射气体为Ar，溅射时保持腔体压强4mTorr。SiNx底介质层141溅射厚度为7nm。
如图1和图3所示，在底介质层141上表面上形成掺杂介质层142，包括：以介质靶和金属靶作为靶源，在底介质层上表面上，通过共溅射工艺于80℃-150℃(可选100℃)的条件下形成掺杂介质层，该介质靶可以是SiO2靶、HfO2靶或Si3N4靶，则掺杂介质层材料为部分掺杂金属原子的SiOx、HfOx或SiNx；其中，共溅射工艺能够实现在掺杂介质层142内的同步原位掺杂。其中，金属靶可以是Au靶、Pt靶、Ta靶或Ag靶、Cu靶中之一或至少二者的组合。具体地，在SiNx底介质层141上表面上，利用射频溅射工艺在100℃温度条件下，选择Si3N4靶和Pt靶作为溅射靶材进行两种材料的共溅射，以沉积局部掺杂Pt原子的SiNx层作为掺杂介质层142。其中，Si3N4靶的溅射功率100W，Pt靶的溅射功率5W，二者的溅射气体为Ar，溅射时保持腔体压强4mTorr，Pt→SiNx掺杂介质层142溅射厚度为6nm。
如图1和图3所示，在掺杂介质层142上表面上形成顶介质层143包括：以介质靶作为靶源，在掺杂介质层上表面上，通过溅射工艺于80℃-150℃(可选100℃)的条件下形成顶介质层143，顶介质层143的材料为SiNx，具体地，在局部掺杂Pt元素的Pt→SiNx掺杂介质层142上表面上，利用射频溅射工艺在100℃下溅射SiNx层作为顶介质层143，溅射靶材为Si3N4，溅射功率100W，溅射气体为Ar，溅射时保持腔体压强4mTorr。SiNx顶介质层143溅射厚度为7nm。
其中，如图1和图3所示，底介质层141、掺杂介质层142和顶介质层143构成阻变介质层，所述阻变介质层的总厚度为15nm-25nm，具体可以为20nm。需要进一步说明的是，掺杂介质层142中的金属原子(例如Pt)，会在掺杂介质层142中形成多个金属原子的团簇，在金属原子团簇的周围受到Si不饱和键的影响，形成内部电场，从而使得本发明的阻变存储器100具有免去初始激活过程特性，避免了在大电压激活过程中，阻变存储器在薄膜结构中产生大量缺陷，导致一系列不可预测的器件可靠性问题。
根据本发明的实施例，其中，如图1和图3所示，在底电极130上表面上形成阻变介质层140之后，还包括：在阻变介质层140的上表面上形成多个凸电极150；其中，包括：在顶介质层143的上表面上形成顶电极层151，具体地，在SiNx顶介质层143上表面上粘贴孔洞直径为300μm的掩膜版，利用直流溅射工艺在室温下溅射Ta材料作为顶电极层151，溅射功率150W，溅射气体为Ar，溅射时保持腔体压强4mTorr，Ta顶电极层151溅射厚度为100nm。
如图1和图3所示，形成保护层152覆盖顶电极层151上表面，保护层152用于保护顶电极层151。具体地，在SiNx顶介质层143的掩膜版上表面上，利用直流溅射工艺在室温下溅射Ru保护层152，溅射功率150W，溅射气体为Ar，溅射时保持腔体压强4mTorr，Ru保护层152的溅射厚度为50nm。取下掩膜版，Ru保护层152覆盖于Ta顶电极层151上表面上。
为进一步体现本发明的阻变存储器100及其制备方法的优异效果，本发明进一步提供了对比例1和对比例2，如下：
在本发明中，如图1和图2所示，对比例1和对比例2的阻变存储器200的结构包括自下往上依次设置的衬底层210、粘合层220、底电极230、阻变介质层240以及凸电极250，其中，衬底层210包括第一基底层211和位于其上的第二基底层212，凸电极250包括顶电极层251和保护层252，因此，对比例1和对比例2的阻变存储器200与本发明的阻变存储器100的结构差异在于：本发明实施例的阻变存储器100的阻变介质层140包括三层结构，分别是底介质层141(7nm)、掺杂介质层142(6nm)以及顶介质层143(7nm)，其中，掺杂介质层142为金属原子局部掺杂的SiNx介质层；而对比例1和对比例2的阻变存储器200的阻变介质层240为一层20nm厚度的SiNx介质层，没有任何金属原子的掺杂。
此外，如图1、图2所示，与本发明实施例的阻变存储器100的制备方法相比，对比例1和对比例2的阻变存储器200的制备方法也有所差异，具体如下：
本发明实施例中的阻变存储器100的制备方法，其中，如图1所示，阻变介质层140的制备流程为：
以Si3N4靶作为靶源，于100℃的条件下形成厚度尺寸为7nm的SiNx底介质层141；
以Si3N4靶和Pt靶作为靶源，于100℃的条件下形成厚度尺寸为6nm的掺杂Pt原子的SiNx掺杂介质层142；
以Si3N4靶作为靶源，于100℃的条件下形成厚度尺寸为7nm的SiNx顶介质层143，
其中，底介质层141、掺杂介质层142和顶介质层143构成阻变介质层。
如图2所示，对比例1的阻变存储器200的制备方法与上述本发明实施例的阻变存储器100的制备方法的差别仅在于阻变介质层240的制备流程为：
以Si3N4靶作为靶源，于室温条件下形成厚度尺寸为20nm的SiNx介质层，即阻变介质层240。
对比例2的阻变存储器200的制备方法与上述对比例1以及本发明实施例的阻变存储器100的制备方法的差别仅在于阻变介质层240的制备流程为：
以Si3N4靶作为靶源，于100℃条件下形成厚度尺寸为20nm的SiNx介质层，即阻变介质层240。
换言之，对比例1、对比例2的阻变存储器200结构一致，与本发明实施例阻变存储器100的结构差别在于阻变介质层240(为20nm介质层)和阻变介质层140(包括7nm底介质层141、6nm掺杂介质层142以及7nm顶介质层143)。如图1和图4、图7所示，本发明的阻变存储器100展现了良好的电压-电流特性曲线，以及在正常的工作模式下，操作电压Vset和Vreset的电压值更加集中，具有免去初始激活过程特性。
对比例1的阻变存储器200的制备方法与本发明的阻变存储器100的制备方法差别在于制备阻变介质层240的溅射温度为室温，制备阻变介质层140的溅射温度均为100℃。如图1和图5A、图5B所示，对比例1因阻变介质层240的溅射温度均为室温，阻变存储器200展现了良品和次品两种状态，这也进一步体现了在大电压激活过程中，因导电通道形状不规则使得器件特征参数存在不可控的较大随机波动，极大影响了器件良率，也使得器件无法表现出较好的免去初始激活过程特性。
对比例2的阻变存储器200的制备方法与对比例1的阻变存储器200的制备方法差别在于，制备阻变介质层240的溅射温度为100℃和室温的差别。如图1、图5A、图5B和图6所示，对比例2在采用100℃的阻变介质层240的溅射温度后，相较于对比例1表现出一定的电压-电流特性改善，但仍然无法使得器件具有稳定的低阻初始态。可见，对比例2中提高了溅射温度，从而提高了薄膜质量，薄膜致密程度更高，然而相应的电阻率更高，器件初始时需要很大的激活电压。
可见，本发明的阻变存储器100在结构上设计了底介质层141和顶介质层143夹设掺杂金属原子的掺杂介质层142的结构设计，使得器件中形成稳定的局部增强电场，使得导电通道生成位置可控，提高了器件特征参数的均匀性和稳定性，另外，在制备上述阻变介质层140的过程中提高了薄膜溅射温度，提高了薄膜的溅射质量，使得本发明的阻变存储器100的结构稳定性更好，提高了良品率，具有免去初始激活过程特性，器件在初始状态稳定表现为低阻态，具有极高的科学研究价值和商业利用价值。
至此，已经结合附图对本公开实施例进行了详细描述。
需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
还需要说明的是，实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、“右”等，仅是参考附图的方向，并非用来限制本公开的保护范围。贯穿附图，相同的元素由相同或相近的附图标记来表示。在可能导致对本公开的理解造成混淆时，将省略常规结构或构造。
并且图中各部件的形状和尺寸不反映真实大小和比例，而仅示意本公开实施例的内容。另外，在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。
再者，单词“包含”不排除存在未列在权利要求中的元件或步骤。位于元件之前的单词“一”或“一个”不排除存在多个这样的元件。
说明书与权利要求中所使用的序数例如“第一”、“第二”、“第三”等的用词，以修饰相应的元件，其本身并不意味着该元件有任何的序数，也不代表某一元件与另一元件的顺序或是制造方法上的顺序，这些序数的使用仅用来使具有某命名的一元件得以和另一具有相同命名的元件能做出清楚区分。
本领域那些技术人员可以理解，可以对实施例中的设备中的模块进行自适应性地改变并且把他们设置在与该实施例不同的一个或多个设备中。可以把实施例中的模块或单元或组件组合成一个模块或单元或组件，以及此外可以把他们分成多个子模块或子单元或子组件。除了这样的特征和/或过程或者单元中的至少一些是相互排斥之外，可以采用任何组合对本说明书(包括伴随的权利要求、摘要和附图)中公开的所有特征以及如此公开的任何方法或者设备的所有过程或单元进行组合。除非另外明确陈述，本说明书(包括伴随的权利要求、摘要和附图)中公开的每个特征可以由提供相同、等同或相似目的的代替特征来代替。并且，在列举了若干装置的单元权利要求中，这些装置中的若干个可以是通过同一个硬件项来具体体现。
类似地，应当理解，为了精简本公开并帮助理解各个公开方面的一个或多个，在上面对本公开的示例性实施例的描述中，本公开的各个特征有时被一起分组到单个实施例、图、或者对其的描述中。然而，并不应将该公开的方法解释成反映如下意图：即所要求保护的本公开要求比在每个权利要求中所明确记载的特征更多的特征。更确切地说，如下面的权利要求书所反映的那样，公开方面在于少于前面公开的单个实施例的所有特征。因此，遵循具体实施方式的权利要求书由此明确地并入该具体实施方式，其中每个权利要求本身都作为本公开的单独实施例。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (17)
1.一种阻变存储器，其特征在于，包括：
阻变介质层，用于阻变存储；其中，所述阻变介质层包括：
掺杂介质层，其部分具有一定掺杂浓度的金属，用于在所述阻变存储器中形成局部增强电场，使得阻变存储器的导电通道生成位置可控。
2.根据权利要求1所述的阻变存储器，其特征在于，所述阻变介质层还包括：
底介质层，所述掺杂介质层设置于所述底介质层的上表面上；以及
顶介质层，设置于所述掺杂介质层的上表面上；
所述底介质层和所述顶介质层用于夹设所述掺杂介质层，为所述掺杂介质层提供阻隔，以确保所述掺杂介质层在阻变存储器中形成局部增强电场，同时实现阻变介质层的阻变功能。
3.根据权利要求2所述的阻变存储器，其特征在于，
所述底介质层材料为SiOx、HfOx或SiNx；
所述掺杂介质层材料包括部分掺杂金属的SiOx、HfOx或SiNx；
所述顶介质层材料为SiOx、HfOx或SiNx；其中，x小于正常化学计量数；
其中，所述阻变介质层的总厚度为15nm-25nm。
4.根据权利要求2所述的阻变存储器，其特征在于，阻变存储器的所述底介质层下方还包括：依次设置的衬底层、粘合层、底电极，其中，
所述衬底层用于为所述阻变存储器提供支撑；
所述粘合层设置于所述衬底层上表面上，使得所述阻变存储器能够更好的固定于所述衬底层上；以及
底电极设置于所述粘合层的上表面上，为所述阻变存储器提供一种电连接端口；
所述底介质层设置于所述底电极的上表面上。
5.根据权利要求4所述的阻变存储器，其特征在于，
所述粘合层材料包括Ti，厚度大于等于10nm；
所述底电极材料包括Pt、Au或Pd，厚度大于等于30nm。
6.根据权利要求4所述的阻变存储器，其特征在于，所述衬底层包括：
第一基底层，用于为所述阻变存储器提供支撑；以及
第二基底层，设置于所述第一基底层上表面上，所述粘合层设置于所述第二基底层的上表面上，使得底电极能够更好的固定于所述衬底层上。
7.根据权利要求6所述的阻变存储器，其特征在于，
所述第一基底层材料包括Si或SiO2，厚度大于等于1μm；
所述第二基底层材料包括SiO2，厚度大于等于200nm。
8.根据权利要求2所述的阻变存储器，其特征在于，阻变存储器还包括：
多个凸电极，多个所述凸电极彼此之间相互间隔、并设置于所述顶介质层的上表面上，为所述阻变存储器提供另一种电连接端口；其中，多个凸电极的每个所述凸电极包括：
顶电极层，设置于所述顶介质层的上表面上，
保护层，覆盖于所述顶电极层上表面上，用于保护所述顶电极层。
9.根据权利要求8所述的阻变存储器，其特征在于，
所述凸电极为一柱状结构，直径尺寸小于等于300μm；
所述顶电极层材料包括Ta、Pt或W，厚度大于等于50nm；
所述保护层材料包括Ru、Pt或Pd，厚度大于等于20nm。
10.一种用于制备权利要求1-9中任一项所述阻变存储器的制备方法，其特征在于，包括：
在衬底层上表面上形成粘合层；
在所述粘合层上表面上形成底电极；
在所述底电极上表面上形成阻变介质层；
其中，所述阻变介质层包括：掺杂介质层，其部分具有一定掺杂浓度的金属原子，用于在所述阻变存储器中形成局部增强电场，使得阻变存储器的导电通道生成位置可控。
11.根据权利要求10所述的制备方法，其特征在于，所述在衬底层上表面上形成粘合层之前，还包括：
在第一基底层上表面形成第二基底层，以构成所述衬底层；
其中，所述粘合层形成于所述第二基底层上表面上。
12.根据权利要求10所述的制备方法，其特征在于，所述在所述底电极上表面上形成阻变介质层，包括：
在所述底电极上表面上形成底介质层；
在所述底介质层上表面上形成所述掺杂介质层；
在所述掺杂介质层上表面上形成顶介质层，
其中，所述底介质层、所述掺杂介质层和所述顶介质层构成所述阻变介质层。
13.根据所述权利要求12所述的制备方法，其特征在于，在所述底电极上表面上形成底介质层，包括：
在所述底电极上表面上以介质靶作为靶源，通过溅射工艺于80℃-150℃的条件下形成所述底介质层。
14.根据所述权利要求12所述的制备方法，其特征在于，所述在所述底介质层上表面上形成所述掺杂介质层，包括：
以介质靶和金属靶作为靶源，在所述底介质层上表面上，通过共溅射工艺于80℃-150℃的条件下形成所述掺杂介质层。
15.根据所述权利要求12所述的制备方法，其特征在于，在所述掺杂介质层上表面上形成顶介质层，包括：
在所述掺杂介质层上表面上以介质靶作为靶源，通过溅射工艺于80℃-150℃的条件下形成所述顶介质层。
16.根据所述权利要求12所述的制备方法，其特征在于，所述在所述底电极上表面上形成阻变介质层之后，还包括：
在所述阻变介质层的上表面上形成多个凸电极；其中，包括：
在所述顶介质层的上表面上形成顶电极层，以及
形成保护层覆盖所述顶电极层上表面，所述保护层用于保护所述顶电极层。
17.根据所述权利要求13-15中任一项所述的制备方法，其特征在于，
所述介质靶包括SiO2靶、HfO2靶或Si3N4靶；
所述金属靶包括Au靶、Pt靶、Ta靶或Ag靶、Cu靶中之一或至少二者的组合。
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