CN111668118A - 半导体封装方法及半导体封装结构 - Google Patents

半导体封装方法及半导体封装结构 Download PDF

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Abstract

本申请提供一种半导体封装方法及半导体封装结构，其中，该半导体封装方法包括：在待封装芯片的正面形成缓冲层，在载板上形成粘接层，所述缓冲层的硬度与所述粘接层的硬度的比值为0.9‑1.1；通过所述粘接层将正面形成有缓冲层的所述待封装芯片贴装于所述载板上，所述待封装芯片的背面朝上，正面朝向所述载板；在所述载板之上对所述待封装芯片及所述缓冲层进行封装，形成包封层。

Description

半导体封装方法及半导体封装结构
技术领域
本申请涉及一种半导体技术领域，尤其涉及一种半导体封装方法及半导体封装结构。
背景技术
常见的半导体封装技术，比如芯片封装技术主要包含下述工艺过程：首先将裸片正面通过胶带粘接在载板上，进行热压塑封，然后将载板剥离，然后在裸片正面进行再布线工艺，形成再布线结构，并进行封装。
如图1(a)所示，在裸片11的活性表面上形成Si3N4层12，用于保护裸片11的焊垫111。Si3N4和Si的硬度为7，远高于胶带13的硬度。在成型过程中，会在裸片11上施加成型压力F，而由于Si3N4层12的硬度远大于胶带13的硬度，会使裸片11至少一部分被困在胶带13中。如图1(b)所示，将载板10、以及胶带13剥离后，裸片11突出于包封层14的部分形成突起112(即裸片11被困在胶带13中的部分)，而在接续的加工过程中，由于该突起112的存在，会导致不仅在在裸片11的活性表面上，而且也会在该突起112上形成扇形铜迹线15，而导致芯片的活性表面不平整，严重影响芯片的产品的良率。
发明内容
本申请的一个方面提供一种半导体封装方法，其包括：
在待封装芯片的正面形成缓冲层，在载板上形成粘接层，所述缓冲层的硬度与所述粘接层的硬度的比值为0.9-1.1；
通过所述粘接层将正面形成有缓冲层的所述待封装芯片贴装于所述载板上，所述待封装芯片的背面朝上，正面朝向所述载板；
在所述载板之上对所述待封装芯片及所述缓冲层进行封装，形成包封层。
可选的，所述缓冲层的硬度与所述粘接层的硬度相同。
可选的，所述缓冲层的材料与所述粘接层的材料相同。
可选的，在待封装芯片的正面形成缓冲层之前，所述方法包括：
在待封装芯片正面的表面形成保护层。
可选的，在形成包封层之后，所述方法包括：
剥离所述载板，露出所述待封装芯片的正面；
在所述待封装芯片的正面形成再布线结构，所述再布线结构用于将所述待封装芯片的正面的焊垫引出。
可选的，在所述形成包封层之后，剥离所述载板之前，所述方法包括：
在所述包封层远离所述载板的第一表面贴装支撑层。
可选的，在所述待封装芯片的正面形成再布线结构之后，所述方法包括：
剥离所述支撑层。
本申请的另一个方面提供一种半导体封装结构，所述半导体封装结构包括：
包封层，设有内凹的腔体；
芯片，设于所述腔体内，且所述芯片的背面朝向所述腔体的底部；
缓冲层，形成于所述芯片的正面，且所述缓冲层上形成有缓冲层开口，所述缓冲层开口位于所述芯片正面的焊垫对应位置处；
再布线结构，形成于所述芯片的正面，用于将所述芯片正面的焊垫引出。
可选的，所述半导体封装结构还包括保护层，所述保护层位于所述芯片的正面与所述缓冲层之间，且所述保护层上形成有保护层开口，所述保护层开口位于所述芯片正面的焊垫对应位置处，所述缓冲层开口对应于所述保护层开口设置。
本申请实施例提供的上述半导体封装方法，通过设置缓冲层的硬度与粘接层的硬度大致相同，这样在成型过程中待封装芯片就不会陷入粘接层中，从而使待封装芯片的正面与包封层是平齐的，随后形成扇出的金属迹线的待封装芯片的正面也能够继续保持平整，从而保证封装的成功率及产品的良率。
附图说明
图1(a)是现有技术中的裸片受到成型压力时的结构示意图。
图1(b)是现有技术中的芯片的结构示意图。
图2是根据本公开一实例性实施例提出的半导体封装方法的流程图。
图3(a)-图3(m)是根据本公开一示例性实施例中半导体封装方法的工艺流程图。
图4是根据本公开一示例性实施例提供的利用上述半导体封装方法得到的半导体封装结构的结构示意图。
图5是根据本公开另一示例性实施例提供的利用上述半导体封装方法得到的半导体封装结构的结构示意图。
具体实施方式
这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的，而非旨在限制本申请。除非另作定义，本申请使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本申请说明书以及权利要求书中使用的“一个”或者“一”等类似词语也不表示数量限制，而是表示存在至少一个。“多个”表示两个或两个以上。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同，并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而且可以包括电性的连接，不管是直接的还是间接的。“上”和/或“下”等类似词语只是为了便于说明，而并非限于一个位置或者一种空间定向。在本申请说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式，除非上下文清楚地表示其他含义。还应当理解，本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
根据本公开的各个实施例，提供了一种半导体封装方法及半导体封装结构。在封装过程中，在待封装芯片的正面形成缓冲层，在载板上形成粘接层，所述缓冲层的硬度与所述粘接层的硬度的比值为0.9-1.1；通过所述粘接层将正面形成有缓冲层的所述待封装芯片贴装于所述载板上，所述待封装芯片的背面朝上，正面朝向所述载板；在所述载板之上对所述待封装芯片及所述缓冲层进行封装，形成包封层。本公开的上述实施方式，通过设置缓冲层的硬度与粘接层的硬度大致相同，这样在成型过程中待封装芯片就不会陷入粘接层中，从而使待封装芯片的正面与包封层是平齐的，随后形成扇出的金属迹线的待封装芯片的正面也能够继续保持平整。
如图2、图3(a)-图3(m)、图4和图5所示，本公开提供一种半导体封装方法及半导体封装结构。
图2是根据本公开一实例性实施例提出的半导体封装方法的流程图。如图2所示，半导体封装方法包括下述步骤：
步骤101：在待封装芯片的正面形成缓冲层，在载板上形成粘接层，所述缓冲层的硬度与所述粘接层的硬度的比值为0.9-1.1；
步骤102：通过所述粘接层将正面形成有缓冲层的所述待封装芯片贴装于所述载板上，所述待封装芯片的背面朝上，正面朝向所述载板；
步骤103：在所述载板之上对所述待封装芯片及所述缓冲层进行封装，形成包封层。
在本实施例中，在步骤101中，在待封装芯片的正面形成缓冲层，所述缓冲层可以在将半导体晶圆切割成多个待封装芯片之前形成在半导体晶圆的正面上，之后再对半导体晶圆进行切割，得到正面形成有缓冲层的待封装芯片。当然可以理解的是，在工艺允许的情况下，还可以将半导体晶圆切割成待封装芯片后，在每个待封装芯片正面形成缓冲层，具体根据实际的情况选择。
如图3(a)所示，在半导体晶圆100正面即对应待封装芯片201正面的表面形成一缓冲层202，之后再将形成有缓冲层202的所述半导体晶圆100沿着切割道进行切割，得到多个形成有缓冲层的待封装芯片201。
在本实施例中，在待封装芯片201正面的表面形成缓冲层202之前，可以先在待封装芯片201正面的表面形成保护层(图中未标示)，保护层用于保护待封装芯片201正面的电路，然后再在保护层的表面形成缓冲层202。
保护层采用绝缘材料，如聚酰亚胺、环氧树脂、ABF(Ajinomoto buildup film)以及PBO(Polybenzoxazole)等。可选地，保护层的材料选择绝缘，且能够适应化学清洗、研磨等的材料。保护层可以通过层压(Lamination)、涂覆(Coating)、印刷(Printing)等方式形成在半导体晶圆上。
如图3(b)所示，在载板200上形成粘接层203，用以粘结待封装芯片201。缓冲层202的硬度与粘接层203的硬度的比值为0.9-1.1。通过设置缓冲层的硬度与粘接层的硬度大致相同，这样在成型过程中待封装芯片就不会陷入粘接层中，从而使待封装芯片的正面是平整的，在后面的加工过程中，形成扇出的金属迹线(即再布线结构)的待封装芯片的正面也能够继续保持平整。较佳地，所述缓冲层的硬度与所述粘接层的硬度相同。
所述缓冲层的材料可以与所述粘接层的材料相同，所述缓冲层的材料也可以与所述粘接层的材料不相同，只要缓冲层的硬度与粘接层的硬度大致相同，均能实现使待封装芯片不会陷入粘接层中。
在又一实施例中，粘接层203可采用两层结构，热分离材料层和芯片附着层，热分离材料层粘贴在载板200上，在加热时会失去黏性，进而能够从载板200上剥离下来，而芯片附着层采用具有粘性的材料层，可以用于粘贴待封装芯片201。而待封装芯片201从载板200剥离开来后，可以通过化学清洗方式去除其上的芯片附着层。在一实施例中，可通过层压、印刷等方式，在载板200上形成粘接层203。
在步骤102中，如图3(c)所示，正面形成有缓冲层202的待封装芯片201(图中示出了多个待封装芯片)贴装于载板200上。
在一实施例中，如图3(d)所示，载板200上预先设置有待封装芯片201的粘贴位置，在形成粘接层203之后，将待封装芯片201的正面朝向载板200而粘贴在载板200的预定位置A处。在一实施例中，形成粘接层203之前，可采用激光、机械刻图、光刻等方式在载板200上预先标识出待封装芯片的粘贴位置，而同时待封装芯片201上也设置有对位标识，以在粘贴时与载板200上的粘贴位置瞄准对位。需要注意的是，缓冲层在某种光线下可以是透明的，以便能够看清设置在待封装芯片201上的对位标识，能够将待封装芯片201准确无误的粘贴在预定位置A处。可以理解的是，一次封装过程中，待封装芯片201可以是多个，即在载板200上同时贴装多个待封装芯片201，进行封装，并在完成封装后，再切割成多个封装体；一个封装体可以包括一个或多个待封装芯片，而多个待封装芯片的位置可以根据实际产品的需要进行自由设置。
在步骤103中，包封层204覆盖在所述载板200上，且形成在待封装芯片201的背面以及露出的粘接层203上。如图3(e)所示，包封层204用于将载板200和待封装芯片201完全包封住，以重新构造一平板结构，以便在将载板200剥离后，能够继续在重新构造的该平板结构上进行再布线和封装。
在一实施例中，包封层204可采用层压环氧树脂膜或ABF(Ajinomoto buildupfilm)的方式形成，也可以通过对环氧树脂化合物进行注塑成型(Injection molding)、压模成型(Compression molding)或转移成型(Transfer molding)的方式形成。
包封层204包括与载板200相对的第一表面2041，基本上呈平板状，且与载板200的表面平行。包封层204的厚度可以通过对第一表面2041进行研磨或抛光来减薄，在一可选实施例中，包封层204的厚度可减薄至待封装芯片201的背面。
在利用包封层204包封时，由于包封层在成型时需要高压成型，在此过程中包封材料容易渗透到载板200与待封装芯片201之间。通过本公开的实施例，在待封装芯片201外形成一层保护层，能够防止包封材料渗透到待封装芯片201表面，而且即使包封材料有渗入，在与载板剥离之后，还可以通过化学方式或者研磨方式直接处理保护层上的缓冲层202的表面，而不会直接接触到待封装芯片201的正面，进而无法破坏待封装芯片201正面的电路结构。
进一步，可选的，在步骤103之后，所示封装方法还包括在所述包封层远离所述载板的第一表面贴装支撑层205。
所述支撑层至少贴装在所述包封层的第一表面的至少部分区域。如图3(f)所示，在一实施例中，在包封层204的第一表面2041之上贴装支撑层205，且所示支撑层205覆盖在包封层204的第一表面2041的全部区域。
所述支撑层的材料强度大于所述包封层的材料强度，使得该支撑层能够有效提高并保证封装过程中封装结构的机械强度，有效抑制各结构变形带来的不利影响，从而提高产品封装的效果。在另一些实施例中，支撑层也可通过喷涂(Spraying)、印刷(Printing)、涂覆(Coating)等方式形成与包封层204的第一表面2041上。
进一步，在一实施例中，在贴装支撑层之后，所述封装方法还包括剥离所述载板，露出所述缓冲层。
在一实施例中，如图3(g)所示，由于载板200与缓冲层202之间具有粘接层203，可以通过加热的方式，使得粘接层203在遇热后降低黏性，进而剥离载板200。如前所述，该加热温度应为大于粘接层203的所述温度临界值的温度。通过加热粘接层203剥离载板200的方式，能够将在剥离过程中对待封装芯片201的损害降至最低。
载板200剥离后，暴露出了朝向载板200的包封层203的下表面和缓冲层202。剥离载板200后，得到了包括待封装芯片201、覆盖在待封装芯片201正面的缓冲层202以及包封待封装芯片201背面的包封层204的平板结构。可以从图3(g)中看到，由于缓冲层的硬度与粘接层的硬度大致相同，这样在成型过程中待封装芯片就不会陷入粘接层中，从而使待封装芯片的正面与包封层是平齐的。
在形成的上述平板结构上，可以根据实际情况进行再布线等。在其他实施例中，也可直接机械的剥离载板200。
本公开实施例中，在剥离了载板200之后，暴露出缓冲层202以及包封层204的表面，此时粘接层202中芯片附着层还存在于缓冲层202和包封层204的表面，而通过化学方式去除时，缓冲层202还能够保护待封装芯片表面不受破坏；在完全去除粘接层后，如果之前渗入了包封材料时，还可以采用化学清洗或研磨的方式使得表面平整，有利于后面布线；而如果没有缓冲层，则无法通过化学方式或者研磨的方式处理待封装芯片表面，以免破坏待封装芯片正面的电路。
需要说明的是，对于不设置支撑层的实施例而言，在步骤S103之后，即可剥离所述载板，露出缓冲层。具体剥离的方法可参加上述相关描述，此处不予以赘述。
接续，如图3(h)所示，在所述保护层上与多个所述待封装芯片的焊垫相对应的位置处形成保护层开口，并在所述缓冲层上形成与保护层开口对应的缓冲层开口2021，使得待封装芯片201正面的焊垫或者从焊垫引出的线路从缓冲层开口2021及保护层开口暴露出来。如果缓冲层材料是激光反应性材料，可以采用激光图形化的方式一次形成一个缓冲层开口2021的方式开孔；如果缓冲层材料是光敏材料，则可以采用光刻图形化方式，一次形成多个缓冲层开口2021的开孔方式。保护层开口也可根据本身材质选择相应的开口方法，本申请对此不做限定，可根据具体应用环境进行设置。缓冲层开口2021的形状可以是圆的，当然也可以是其他形状如椭圆形、方形、线形等。当然，保护层开口的形状也可与缓冲层开口2021的形状不同，只要能够使得待封装芯片正面的焊垫或者从焊垫引出的线路露出即可。
进一步，在一些实施例中，在待封装芯片201的所述缓冲层202上进行再布线，即形成再布线结构。待封装芯片201正面具有芯片内部电路的焊垫，通过在待封装芯片201正面上进行再布线，可以将这些焊垫引出。
如图3(i)和图3(j)所示，其中，图3(j)为图3(i)的B部分的局部放大示意图。所述再布线结构包括：第一再布线层206，形成于所述缓冲层202和露出的包封层204上，且通过缓冲层202的缓冲层开口2021以及保护层212的保护层开口2121与芯片201的焊垫电连接；以及正面第一包封层207，形成于第一再布线层206以及露出的缓冲层202和包封层204上，且具有第一开口，所述正面第一包封层207的第一开口内设置有与第一再布线层206电连接的第一导电凸柱208。第一导电凸柱208的形状优选为圆形，当然也可以是长方形、正方形等其他形状，且导电凸柱208与第一再布线层206电连接。
可以从图3(j)中看出，由于缓冲层的硬度与粘接层的硬度大致相同，这样在成型过程中待封装芯片就不会陷入粘接层中，从而使待封装芯片201的正面的缓冲层202与包封层204是平齐的，即待封装芯片201的正面是平整的，随后形成第一再布线层206的待封装芯片的正面也能够继续保持平整。
进一步，在一可选实施方式中，形成再布线结构时，如果需要表面是完整的同一材料的话，还是可以在缓冲层202上形成一层钝化层，具体可在钝化层形成与缓冲层开口2021对应的钝化层开口，以进行再布线。
在一实施例中，由于在缓冲层202上已经形成有缓冲层开口，在形成第一再布线层206时，至少可以直接看到缓冲层开口，因此形成第一再布线层206时能够更加准确的对位。
进一步，在形成再布线结构之后，所述封装方法还包括剥离所述支撑层205。如图3(k)所示。可直接机械的剥离支撑层205，也可通过其他方法进行剥离，本申请对此不做限定，可根据具体应用环境进行设置。
在一实施例中，在多个待封装芯片201一起封装的情况，完成再布线结构的封装后，通过激光或机械切割方式将整个封装结构切割成多个封装体，如图3(l)所示，形成的封装体的结构图如图4所示。
进一步，在一可选实施例中，如图3(m)所示，所述再布线结构包括：第一再布线层206，形成于缓冲层202以及包封层204上，且通过缓冲层开口2021与芯片201的焊垫电连接；正面第一包封层207，形成于第一再布线层206以及露出的包封层204上，且具有第一开口，第一开口内设置有与第一再布线层206电连接的第一导电凸柱208；第二再布线层209，形成于正面第一包封层207上，且通过第一导电凸柱208与第一再布线层206的焊垫电连接；正面第二包封层210，用于包封第二再布线层209以及露出的正面第一包封层207，并通过第二导电凸柱211引出第二再布线层209的焊垫。
需要说明的是，在另一实施例中，在所述保护层上与多个所述待封装芯片的焊垫相对应的位置处形成保护层开口，并在所述缓冲层上形成与保护层开口对应的缓冲层开口2021，可以是在将形成有缓冲层的所述晶圆切割成多个所述待封装芯片之前，而使得待封装芯片201正面的焊垫或者从焊垫引出的线路从保护层开口、缓冲层开口2021暴露出来。形成保护层开口、缓冲层开口的具体方案可参加上述相关描述，此处不予以赘述。
在形成有所述缓冲层202的待封装芯片粘贴在所述载板200的粘接层203上之后，多个缓冲层开口2021呈中空状态。相应地，保护层的多个保护层开口也可对应呈中空状态。
在另一实施例中，在所述缓冲层上与多个所述待封装芯片的焊垫相对应的位置处形成缓冲层开口2021之后，还包括：在缓冲层开口中填充导电介质，相应地，也在保护层的多个保护层开口中填充导电介质；使得导电介质与所述待封装芯片的焊垫电连接。导电介质在缓冲层开口及保护层开口中形成竖直的连接结构，使得将芯片表面的焊垫延伸至缓冲层表面，缓冲层可以围绕形成在连接结构的四周。
图4是根据本公开一示例性实施例提供的利用上述半导体封装方法得到的芯片封装结构的结构示意图。如图4所示，半导体封装结构包括：
包封层204，设有内凹的腔体；
芯片201，设于所述腔体内，且芯片201的背面朝向所述腔体的底部；
保护层(图中未标示)，所述保护层位于芯片201的正面，且所述保护层上形成有保护层开口，所述保护层开口位于芯片201正面的焊垫对应位置处；
缓冲层202，形成于芯片201的正面，且位于所述保护层的表面，缓冲层202上形成有与保护层开口对应的缓冲层开口2021；
再布线结构，形成于芯片201的正面，用于将芯片201正面的焊垫引出。
在一些实施例中，所述再布线结构包括：第一再布线层206，形成于所述缓冲层202和露出的包封层204上，且通过缓冲层开口2021与芯片201的焊垫电连接；以及正面第一包封层207，形成于第一再布线层206以及露出的缓冲层202和包封层204上，且具有第一开口2071，所述正面第一包封层207的第一开口2071内设置有与第一再布线层206电连接的第一导电凸柱208。
在另一实施例中，如图5所示，所述再布线结构包括：
第一再布线层206，形成于缓冲层202以及包封层204上，且通过缓冲层开口2021与芯片201的焊垫电连接；
正面第一包封层207，形成于第一再布线层206以及露出的包封层204上，且具有第一开口2071，第一开口2071内设置有与第一再布线层206电连接的第一导电凸柱208；
第二再布线层209，形成于正面第一包封层207上，且通过第一导电凸柱208与第一再布线层206的焊垫电连接；
正面第二包封层210，用于包封第二再布线层209以及露出的正面第一包封层207，并通过第二导电凸柱211引出第二再布线层209的焊垫。
在本申请中，所述装置实施例与方法实施例在不冲突的情况下，可以互为补充。
以上所述仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请保护的范围之内。

Claims (9)

1.一种半导体封装方法，其特征在于，其包括：
在待封装芯片的正面形成缓冲层，在载板上形成粘接层，所述缓冲层的硬度与所述粘接层的硬度的比值为0.9-1.1；
通过所述粘接层将正面形成有缓冲层的所述待封装芯片贴装于所述载板上，所述待封装芯片的背面朝上，正面朝向所述载板；
在所述载板之上对所述待封装芯片及所述缓冲层进行封装，形成包封层。
2.如权利要求1所述的半导体封装方法，其特征在于，所述缓冲层的硬度与所述粘接层的硬度相同。
3.如权利要求1所述的半导体封装方法，其特征在于，所述缓冲层的材料与所述粘接层的材料相同。
4.如权利要求1所述的半导体封装方法，其特征在于，在待封装芯片的正面形成缓冲层之前，所述方法包括：
在待封装芯片正面的表面形成保护层。
5.如权利要求1-4中任意一项所述的半导体封装方法，其特征在于，在形成包封层之后，所述方法包括：
剥离所述载板，露出所述待封装芯片的正面；
在所述待封装芯片的正面形成再布线结构，所述再布线结构用于将所述待封装芯片的正面的焊垫引出。
6.如权利要求5所述的半导体封装方法，其特征在于，在所述形成包封层之后，剥离所述载板之前，所述方法包括：
在所述包封层远离所述载板的第一表面贴装支撑层。
7.如权要求6所述的半导体封装方法，其特征在于，在所述待封装芯片的正面形成再布线结构之后，所述方法包括：
剥离所述支撑层。
8.一种半导体封装结构，其特征在于，所述半导体封装结构包括：
包封层，设有内凹的腔体；
芯片，设于所述腔体内，且所述芯片的背面朝向所述腔体的底部；
缓冲层，形成于所述芯片的正面，且所述缓冲层上形成有缓冲层开口，所述缓冲层开口位于所述芯片正面的焊垫对应位置处；
再布线结构，形成于所述芯片的正面，用于将所述芯片正面的焊垫引出。
9.如权利要求8所述的半导体封装结构，其特征在于，所述半导体封装结构还包括保护层，所述保护层位于所述芯片的正面与所述缓冲层之间，且所述保护层上形成有保护层开口，所述保护层开口位于所述芯片正面的焊垫对应位置处，所述缓冲层开口对应于所述保护层开口设置。
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