CN111654013A - 一种应用于高压电源的esd钳制电路 - Google Patents

一种应用于高压电源的esd钳制电路 Download PDF

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Abstract

本申请公开了一种应用于高压电源的ESD钳制电路，其中，第一PMOS管的栅极分别与分压电路的第一端、第二PMOS管和第一NMOS管的栅极相连，第一PMOS管的源极和漏极接地；第二PMOS管的源极与第一降压电路的第一端相连，第二PMOS管的漏极与第一NMOS管的源极相连，第一NMOS管的漏极接地，第二PMOS管的漏极与第一NMOS管的源极之间的连线与第二NMOS管的栅极相连，第二NMOS管的源极与第二降压电路的第一端相连，分压电路的第二端、第一降压电路的第二端和第二降压电路的第二端分别与高压电源相连，第二NMOS管的漏极接地。显然，该电路能够利用耐压值较低的MOS管来实现高压电源的ESD钳制电路。

Description

一种应用于高压电源的ESD钳制电路
技术领域
本发明涉及集成电路静电保护技术领域，特别涉及一种应用于高压电源的ESD钳制电路以及一种静电保护电路。
背景技术
在半导体集成电路的静电保护电路中，因为ESD(Electro-Static Discharge，静电释放)会给电子器件带来极为严重的破坏后果，所以，ESD钳制电路的设计非常重要。请参见图1，图1为现有技术中由RC电路触发的ESD钳制电路的结构图。该电路工作在3.3V的高压电源系统中，当ESD发生作用时，VDD上电很快，由于RC电路的延迟现象，则会出现A点慢于VDD上电，存在很短时间的低电平，同时，B点会存在0.5us-1us脉宽的高电平去开启NMOS2管来泄放ESD电流，以达到保护该电路的目的。
在22nm以上的制作工艺中，一般会存在有3.3V的耐高压器件，而随着集成电路工艺的不断发展，互补金属氧化物半导体的尺寸不断缩小，金属氧化物半导体的栅极厚度越来越薄，MOS管能够承受的电源和电压也越来越小，比如：在14nm或者更先进的工艺中，能够承受较大耐压值的MOS管很难集成，通常只会设计耐压值为1.8V或者更低工作电压的MOS管，但是，在实际应用中，又会遇到电源电压为3.3V的高压应用场景。在此情况下，如果直接使用耐压值为1.8V或者更低工作电压的MOS管来对高压电源进行静电保护，则会出现因为MOS管的耐压值过小，从而烧毁电子元器件的现象。
由此可见，如何利用耐压值较低的MOS管来实现高压电源的ESD钳制电路，是本领域技术人员亟待解决的技术问题。
发明内容
有鉴于此，本发明的目的在于提供一种应用于高压电源的ESD钳制电路以及一种静电保护电路，以利用耐压值较低的MOS管来实现高压电源的ESD钳制电路。其具体方案如下：
一种应用于高压电源的ESD钳制电路，包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一降压电路、第二降压电路和分压电路；并且，第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管的耐压值均低于或等于1.8V；
其中，所述第一PMOS管的栅极分别与所述分压电路的第一端、所述第二PMOS管的栅极和所述第一NMOS管的栅极相连，所述分压电路的第二端与高压电源相连，所述第一PMOS管的源极和漏极分别接地；所述第二PMOS管的源极与所述第一降压电路的第一端相连，所述第一降压电路的第二端与所述高压电源相连，所述第二PMOS管的漏极与所述第一NMOS管的源极相连，所述第一NMOS管的漏极接地，所述第二PMOS管的漏极与所述第一NMOS管的源极之间的连接线与所述第二NMOS管的栅极相连，所述第二NMOS管的源极与所述第二降压电路的第一端相连，所述第二降压电路的第二端与所述高压电源相连，所述第二NMOS管的漏极接地。
优选的，所述分压电路具体为电阻分压电路。
优选的，所述电阻分压电路包括第一电阻和第二电阻；
其中，所述第一电阻的第二端分别与所述第二电阻的第一端和所述第一PMOS管的栅极相连；
相应的，所述第一电阻的第一端与所述高压电源相连，所述第二电阻的第二端与所述第一PMOS管的源极相连。
优选的，所述第一降压电路和第二降压电路的结构形式相同。
优选的，所述第一降压电路具体为二极管降压电路。
优选的，所述二极管降压电路包括第一二极管、第二二极管和第三二极管；
其中，第一二极管的负极与所述第二二极管的正极相连，所述第二二极管的负极与所述第三二极管的正极相连；
相应的，所述第一二极管的正极与所述高压电源相连，所述第三二极管的负极与所述第二PMOS管的源极相连。
相应的，本发明还公开了一种静电保护电路，包括如前述所公开的一种应用于高压电源的ESD钳制电路。
可见，在本发明所提供的ESD钳制电路中，因为可以利用分压电路对第一PMOS管的栅极电压进行降压处理，并分别利用第一降压电路和第二降压电路对第二PMOS管的源极电压和第二NMOS管的漏极电压进行降压处理，所以，通过这样的设置方式，就可以保证流过各个MOS管中的电流不会超过各自MOS管的耐压值，由此就可以达到利用耐压值较低的MOS管来实现高压电源的ESD钳制电路的目的。相应的，本发明所提供的一种静电保护电路同样具有上述有益效果。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为现有技术中由RC电路触发的ESD钳制电路的结构图；
图2为本发明实施例所提供的一种应用于高压电源的ESD钳制电路的结构图；
图3为本发明实施例所提供的另一种应用于高压电源的ESD钳制电路的结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图2，图2为本发明实施例所提供的一种应用于高压电源的ESD钳制电路的结构图，该ESD钳制电路包括：第一PMOS管PMOS1、第二PMOS管PMOS2、第一NMOS管NMOS1、第二NMOS管NMOS2、第一降压电路、第二降压电路和分压电路；并且，第一PMOS管PMOS1、第二PMOS管PMOS2、第一NMOS管NMOS1和第二NMOS管NMOS2的耐压值均低于或等于1.8V；
其中，第一PMOS管PMOS1的栅极分别与分压电路的第一端、第二PMOS管PMOS2的栅极和第一NMOS管NMOS1的栅极相连，分压电路的第二端与高压电源VDD相连，第一PMOS管PMOS1的源极和漏极分别接地；第二PMOS管PMOS2的源极与第一降压电路的第一端相连，第一降压电路的第二端与高压电源VDD相连，第二PMOS管PMOS2的漏极与第一NMOS管NMOS1的源极相连，第一NMOS管NMOS1的漏极接地，第二PMOS管PMOS2的漏极与第一NMOS管NMOS1的源极之间的连接线与第二NMOS管NMOS2的栅极相连，第二NMOS管NMOS2的源极与第二降压电路的第一端相连，第二降压电路的第二端与高压电源VDD相连，第二NMOS管NMOS2的漏极接地。
在本实施例中，是提供了一种利用耐压值较低的MOS管来实现高压电源VDD的ESD钳制电路，也即，在该ESD钳制电路中，所有MOS管的耐压值均不会超过1.8V。在本实施例所提供的ESD钳制电路中，首先是利用分压电路对第一PMOS管PMOS1的栅极电压进行降压处理，这样就可以保证第一PMOS管PMOS1栅极电压的安全可靠，并且，由于第一降压电路可以对第二PMOS管PMOS2的源极电压进行降压处理，由此就可以使得第二PMOS管PMOS2和第一NMOS管NMOS1均工作在耐压值以下，这样就可以保证由第二PMOS管PMOS2和第一NMOS管NMOS1所组成的反相器能够正常进行工作。此外，由于第二降压电路的存在，也可以保证流过第二NMOS管NMOS2的电流不会超过第二NMOS管NMOS2的耐压值，也即，可以保证该ESD钳制电路中任何一个MOS管的压降值均在各自MOS管耐压值的范围之内，由此就可以实现利用耐压值较低的MOS管来实现高压电源VDD的ESD钳制电路。
此外，在该ESD钳制电路中，当ESD发生作用时，高压电源VDD上电速度会小于1ns，由于RC延迟电路的存在，那么，A点会慢于高压电源VDD上电，会存在0.5us～1us极短脉宽时间的低电平，B点会存在0.5us～1us脉宽的高电平去开启第二NMOS管NMOS2来泄放ESD电流，以达到保护电路的目的。如果ESD不发生作用，那么，A点为高电平、B点为低电平，第二NMOS管NMOS2处于截止状态，也不会对ESD钳制电路造成损坏。
需要说明的是，在实际应用中，可以将分压电路设置为任意一种能够实现分压功能的电路，将第一降压电路和第二降压电路设置为任意一种能够实现降压功能的电路，此处不作具体限定。
可见，在本实施例所提供的ESD钳制电路中，因为可以利用分压电路对第一PMOS管的栅极电压进行降压处理，并分别利用第一降压电路和第二降压电路对第二PMOS管的源极电压和第二NMOS管的漏极电压进行降压处理，所以，通过这样的设置方式，就可以保证流过各个MOS管中的电流不会超过各自MOS管的耐压值，由此就可以达到利用耐压值较低的MOS管来实现高压电源的ESD钳制电路的目的。
基于上述实施例，本实施例对技术方案作进一步的说明与优化，请参见图3，图3为本发明实施例所提供的另一种应用于高压电源VDD的ESD钳制电路的结构图。作为一种优选的实施方式，分压电路具体为电阻分压电路。
在本实施例中，是将分压电路设置为电阻分压电路，因为电阻分压电路不仅设计难度低，而且，电阻分压电路相比于其它类型的分压电路而言，还具有造价成本低廉的优点，所以，当将分压电路设置为电阻分压电路时，就可以相对降低分压电路所需要的设计成本。
作为一种优选的实施方式，电阻分压电路包括第一电阻R1和第二电阻R2；
其中，第一电阻R1的第二端分别与第二电阻R2的第一端和第一PMOS管PMOS1的栅极相连；
相应的，第一电阻R1的第一端与高压电源VDD相连，第二电阻R2的第二端与第一PMOS管PMOS1的源极相连。
具体的，在实际应用中，可以将电阻分压电路设置为第一电阻R1+第二电阻R2的结构形式，因为当将电阻分压电路设置为此种结构形式时，不仅能够达到对高压电源VDD进行降压的目的，而且，还能够进一步降低电阻分压电路的结构复杂度。
基于上述实施例，本实施例对技术方案作进一步的说明与优化，作为一种优选的实施方式，第一降压电路和第二降压电路的结构形式相同。
在实际应用中，可以将第一降压电路和第二降压电路设置为结构形式相同的降压电路，因为通过这样的设置方式，能够相对降低该ESD钳制电路的设计复杂度与搭建难度，所以，通过本实施例所提供的技术方案，还可以进一步降低该ESD钳制电路的制造难度。
请参见图3，图3为本发明实施例所提供的另一种应用于高压电源VDD的ESD钳制电路的结构图。作为一种优选的实施方式，第一降压电路具体为二极管降压电路。
可以理解的是，二极管降压电路相比于其它类型的降压电路而言，具有造价成本低廉以及工作性能稳定、可靠的优点，所以，在本实施例中，是将第一降压电路设置为二极管降压电路。显然，通过这样的设置方式，不仅可以降低第一降压电路在设计过程中所需要的造价成本，而且，也可以进一步提高该ESD钳制电路在工作过程中的整体可靠性。
具体的，二极管降压电路包括第一二极管D1、第二二极管D2和第三二极管D3；
其中，第一二极管D1的负极与第二二极管D2的正极相连，第二二极管D2的负极与第三二极管D3的正极相连；
相应的，第一二极管D1的正极与高压电源VDD相连，第三二极管D3的负极与第二PMOS管PMOS2的源极相连。
在本实施例中，是提供了一种二极管降压电路的具体设置方式，能够想到的是，在实际应用中，一个二极管的压降值通常为0.7V左右，所以，通过三个二极管的串联就能够将高压电源VDD降压至第二PMOS管PMOS2的耐压值范围之内。需要说明的是，在实际应用中，可以根据实际情况的不同，对二极管降压电路中二极管的个数进行调整，此处不作具体赘述。
可见，通过本实施例所提供的技术方案，可以进一步降低二极管降压电路的设计难度。
为了使得本领域技术人员能够更为清楚的明白本申请所述技术方案的工作原理，本实施例通过图3所示的应用于高压电源VDD的ESD钳制电路进行具体说明。
假设在图3所示的应用于高压电源VDD的ESD钳制电路中，高压电源VDD的电压为3.3V，第一PMOS管PMOS1、第二PMOS管PMOS2、第一NMOS管NMOS1和第二NMOS管NMOS2的耐压值均为1.8V，第一电阻R1和第二电阻R2的阻值相等，二极管降压电路中各个二极管的压降为0.7V，那么，通过分压电路的分压，A点电压为1.65V，第一NMOS管NMOS1的VGS为1.65V，此时则说明第一NMOS管NMOS1的工作电压安全可靠；由于第二NMOS管NMOS2和第一PMOS管PMOS1组成反相器，需要在1.8V的电压范围内进行工作，高压电源VDD通过第一二极管D1、第二二极管D2和第三二极管D3的降压功能够保证第二PMOS管PMOS2源极电压为1.5V左右，该反相器的输出端连接第二NMOS管NMOS2的栅极，那么，第二NMOS管NMOS2的栅极电压也不会超过1.5V，同时，为了保证第二NMOS管NMOS2的VDS不超过1.8V，可以利用第四二极管D4、第五二极管D5和第六二极管D6的降压功能将第二NMOS管NMOS2的栅极电压钳位至1.5V左右。显然，通过该ESD钳制电路可以保证每个MOS管的压降均小于1.8V，由此就能够说明利用耐压值较低的MOS管可以实现高压电源VDD的ESD钳制电路。
相应的，本发明还公开了一种静电保护电路，包括如前述所公开的一种应用于高压电源的ESD钳制电路。
本发明实施例所提供的一种静电保护电路，具有前述所公开的一种应用于高压电源的ESD钳制电路所具有的有益效果。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
以上对本发明所提供的一种应用于高压电源的ESD钳制电路以及一种静电保护电路进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (7)

1.一种应用于高压电源的ESD钳制电路，其特征在于，包括：第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第一降压电路、第二降压电路和分压电路；并且，第一PMOS管、第二PMOS管、第一NMOS管和第二NMOS管的耐压值均低于或等于1.8V；
其中，所述第一PMOS管的栅极分别与所述分压电路的第一端、所述第二PMOS管的栅极和所述第一NMOS管的栅极相连，所述分压电路的第二端与高压电源相连，所述第一PMOS管的源极和漏极分别接地；所述第二PMOS管的源极与所述第一降压电路的第一端相连，所述第一降压电路的第二端与所述高压电源相连，所述第二PMOS管的漏极与所述第一NMOS管的源极相连，所述第一NMOS管的漏极接地，所述第二PMOS管的漏极与所述第一NMOS管的源极之间的连接线与所述第二NMOS管的栅极相连，所述第二NMOS管的源极与所述第二降压电路的第一端相连，所述第二降压电路的第二端与所述高压电源相连，所述第二NMOS管的漏极接地。
2.根据权利要求1所述的ESD钳制电路，其特征在于，所述分压电路具体为电阻分压电路。
3.根据权利要求2所述的ESD钳制电路，其特征在于，所述电阻分压电路包括第一电阻和第二电阻；
其中，所述第一电阻的第二端分别与所述第二电阻的第一端和所述第一PMOS管的栅极相连；
相应的，所述第一电阻的第一端与所述高压电源相连，所述第二电阻的第二端与所述第一PMOS管的源极相连。
4.根据权利要求1至3任一项所述的ESD钳制电路，其特征在于，所述第一降压电路和第二降压电路的结构形式相同。
5.根据权利要求4所述的ESD钳制电路，其特征在于，所述第一降压电路具体为二极管降压电路。
6.根据权利要求5所述的ESD钳制电路，其特征在于，所述二极管降压电路包括第一二极管、第二二极管和第三二极管；
其中，第一二极管的负极与所述第二二极管的正极相连，所述第二二极管的负极与所述第三二极管的正极相连；
相应的，所述第一二极管的正极与所述高压电源相连，所述第三二极管的负极与所述第二PMOS管的源极相连。
7.一种静电保护电路，其特征在于，包括如权利要求1至6任一项所述的一种应用于高压电源的ESD钳制电路。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050237681A1 (en) * 2004-04-21 2005-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage ESD protection circuit with low voltage transistors
CN101359824A (zh) * 2007-08-01 2009-02-04 世界先进积体电路股份有限公司 静电放电防护电路
CN101488665A (zh) * 2008-01-18 2009-07-22 瑞鼎科技股份有限公司 静电放电保护电路
US9013845B1 (en) * 2013-03-04 2015-04-21 Xilinx, Inc. High voltage RC-clamp for electrostatic discharge (ESD) protection
CN206628468U (zh) * 2017-02-07 2017-11-10 北京兆芯电子科技有限公司 电源钳位静电放电保护电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050237681A1 (en) * 2004-04-21 2005-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage ESD protection circuit with low voltage transistors
CN101359824A (zh) * 2007-08-01 2009-02-04 世界先进积体电路股份有限公司 静电放电防护电路
CN101488665A (zh) * 2008-01-18 2009-07-22 瑞鼎科技股份有限公司 静电放电保护电路
US9013845B1 (en) * 2013-03-04 2015-04-21 Xilinx, Inc. High voltage RC-clamp for electrostatic discharge (ESD) protection
CN206628468U (zh) * 2017-02-07 2017-11-10 北京兆芯电子科技有限公司 电源钳位静电放电保护电路

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