CN111653497A - 一种测试结构及测试方法 - Google Patents

Abstract

本申请实施例提供了一种测试结构及测试方法，测试结构可以包括透明材料的基板，包括芯片固定区和连线区，芯片固定区用于固定待测芯片，基板上的第一连接端口、连线层和第二连接端口，第一连接端口用于电连接待测芯片，第二连接端口用于连接测试信号，每个第一连接端口通过连线层与一个第二连接端口电连接。这样测试信号可以通过第二连接端口、连线层和第一连接端口施加到待测芯片上，此时可以通过扫描待测芯片表面进行抓点测试，从而实现对待测芯片的测试，而待测芯片固定在透明基板上，则可以从基板并未固定有待测芯片的表面进行待测芯片的扫描，减少待测芯片表面的连接线等对测试结果的影响，提高测试可靠性。

Description

一种测试结构及测试方法

技术领域

本申请涉及半导体器件及其制造领域，特别涉及一种测试结构及测试方法。

背景技术

在芯片封装后，可以将芯片从封装包中取出来从而对芯片进行失效分析，其中一种失效分析的方法为利用抓热点或亮点的方式对失效地址进行定位，具体的，可以将信号施加在芯片的连接盘(pad)上，通过扫描芯片表面进行抓点测试，例如热点(Hot Spot)或亮点的捕捉，从而分析得到失效地址。

目前，可以将芯片固定在PCB板上，以利用PCB板为芯片提供测试信号，然而，这种测试方法可靠性差。

发明内容

有鉴于此，本申请的目的在于提供一种测试结构及测试方法，提高测试可靠性。

为实现上述目的，本申请有如下技术方案：

本申请实施例提供了一种测试结构，包括：

基板；所述基板为透明材料，包括芯片固定区和连线区，所述芯片固定区用于固定待测芯片，以便对所述待测芯片进行抓点测试；

位于所述连线区的第一连接端口、连线层和第二连接端口，所述第一连接端口用于电连接所述待测芯片，所述第二连接端口用于连接测试信号，每个所述第一连接端口通过连线层与一个所述第二连接端口电连接。

可选的，所述第一连接端口、所述第二连接端口和所述连线层位于所述基板的表面，或位于所述基板的表面的凹槽中。

可选的，所述第一连接端口、所述第二连接端口和所述连线层的材料为铝、铜或金。

可选的，多个所述第一连线端口顺序排列，多个所述第二连线端口顺序排列。

本申请实施例提供了一种测试方法，利用所述的测试结构，所述方法包括：

在所述基板的芯片固定区固定待测芯片；

电连接所述第一连接端口和所述待测芯片，为所述第二连接端口连接测试信号；

从所述基板未固定所述待测芯片的一侧对所述待测芯片进行抓点检测。

可选的，所述第一连接端口和所述待测芯片的连接盘之间通过金属线实现电连接，所述第二连接端口电连接信号探针，所述信号探针携带有所述测试信号。

可选的，所述金属线为两端分别与所述第一连接端口和所述待测芯片的连接盘焊接的金线。

可选的，所述第二连接端口为多个，所述信号探针构成探针阵列，与所述第二连接端口电连接。

可选的，所述待测芯片通过热熔胶固定在所述基板上，或所述待测芯片通过夹具固定在所述基板上。

可选的，所述方法还包括：

在对所述待测芯片完成测试后，分离所述基板和所述待测芯片，清理所述金线。

本申请实施例提供了一种测试结构及测试方法，测试结构可以包括透明材料的基板，包括芯片固定区和连线区，芯片固定区用于固定待测芯片，基板上的第一连接端口、连线层和第二连接端口，第一连接端口用于电连接待测芯片，第二连接端口用于电连接测试信号，每个第一连接端口通过连线层与一个第二连接端口电连接。这样测试信号可以通过第二连接端口、连线层和第一连接端口施加到待测芯片上，此时可以通过扫描待测芯片表面进行抓点测试，从而实现对待测芯片的测试，而待测芯片固定在透明基板上，则可以从基板并未固定有待测芯片的表面进行待测芯片的扫描，减少待测芯片表面的连接线等对测试结果的影响，提高测试可靠性，同时相比于直接用探针为待测芯片施加测试信号而言，本申请实施例提供了减少了操作难度，提高了测试效率。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1为现有技术中为芯片施加信号的结构示意图；

图2为本申请实施例提供的一种测试结构示意图；

图3为本申请实施例提供的另一种测试结构示意图；

图4为本申请实施例提供的一种测试方法的流程示意图；

图5为本申请实施例的测试方法中结构示意图；

图6为图5中的结构沿AA向的一种剖视图；

图7为图5中的结构沿AA向的另一种剖视图；

图8为本申请实施例的测试方法中结构示意图；

图9为图8中的结构沿AA向的一种剖视图；

图10为图8中的结构沿AA向的另一种剖视图。

具体实施方式

为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。

其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

在芯片封装后，可以将芯片从封装包中取出来从而对芯片进行失效分析，其中一种失效分析的方法为利用抓热点或亮点的方式对失效地址进行定位，具体的，可以将信号施加在芯片的连接盘上，通过扫描芯片表面进行热点或亮点的捕捉，从而分析得到失效地址。

目前，可以直接将携带测试信号的探针与芯片的连接盘接触，参考图1所示，为现有技术中为芯片施加信号的结构示意图，其中，芯片可以固定在基板上，利用携带测试信号的探针与芯片的连接盘电连接，从而为芯片施加信号，这种方式操作复杂，可控性差，测试效率低下，而且连接盘上通常会存在封装时期留下的焊球、连接线等，容易造成探针的损伤，例如在连接盘上可能存在残留的金球。

此外，还可以将芯片固定在PCB板上，以利用PCB板为芯片提供测试信号，然而，PCB板与芯片固定和连接后，对PCB板造成的影响导致PCB板的可用次数有限，使用多次后PCB板的可靠性降低，PCB板是非透明基板，在热点或亮点捕捉过程中，只能从芯片未与PCB板接触的一侧进行扫描，容易受到各种测试连接线的影响，因此测试结构也会受到影响，可靠性会降低。

基于以上技术问题，本申请实施例提供了一种测试结构及测试方法，测试结构可以包括透明材料的基板，包括芯片固定区和连线区，芯片固定区用于固定待测芯片，基板上的第一连接端口、连线层和第二连接端口，第一连接端口用于电连接待测芯片，第二连接端口用于连接测试信号，每个第一连接端口通过连线层与一个第二连接端口电连接。这样测试信号可以通过第二连接端口、连线层和第一连接端口施加到待测芯片上，此时可以通过扫描待测芯片表面进行抓点测试，从而实现对待测芯片的测试，而待测芯片固定在透明基板上，则可以从基板并未固定有待测芯片的表面进行待测芯片的扫描，减少待测芯片表面的连接线等对测试结果的影响，提高测试可靠性，同时相比于直接用探针为待测芯片施加测试信号而言，本申请实施例提供了减少了操作难度，提高了测试效率。

为了更好的理解本申请的技术方案和技术效果，以下将结合附图对具体的实施例进行详细的描述。

参考图2和图3所示，为本申请实施例提供的一种测试结构示意图，其中，图2为测试结构的俯视图，图3为图2所示的测试结构沿AA向的剖视图。具体的，测试结构可以包括基板100，以及基板100上的第一连接端口101、连线层103和第二连接端口102。

其中，基板100可以为透明材料，用于固定待测芯片，例如可以为玻璃基板或其他透明有机材料。基板100可以包括芯片固定区域和连线区，其中芯片固定区域可以用于固定待测芯片，而连线区可以形成有第二连线端口101、第二连接端口102和连线层103。

基板100上可以形成有至少一个第一连接端口101和至少一个第二连接端口102，每个第一连接端口101通过连线层103与一个第二连接端口102电连接，第一连接端口101和第二连接端口102的数量可以一致，这样可以通过多个连线层103将第一连接端口101和第二连接端口102两两连接，构成从第一连接端口101至第二连接端口102的通路。

第一连接端口101和第二连接端口102可以是基板100上的导体盘，在第一连接端口101和第二连接端口102均为多个时，第一连接端口101可以顺序排列，第二连接端口102可以顺序排列，第一连接端口101可以和对应的第二连接端口102电连接，参考图2所示，第一连接端口101和第二连接端口102各自顺序排列，且第一连接端口101的一端与其中一个第二连接端口102的一端相对设置，相对的第一连接端口101和第二连接端口102电连接。

第一连接端口101在基板100平面的截面为矩形，第二连接端口102在基板100平面的截面也为矩形，为了便于后续连接，第一连接端口101在基板100平面内的矩形中，长可以远大于宽，第二连接端口102在基板100平面内的矩形中，长可以远大于宽，也可以和宽接近。

连线层103可以设置于第一连接端口101和第二连接端口102之间，其可以是第一连线端口101和第二连线端口102之间的直线的连线层103，也可以是第一连线端口101和第二连线端口102之间的弯曲的连线层103。参考图2所示，连线层103电连接相对的第一连接端口101和第二连接端口102，其在基板100表面的截面为矩形，且其长度远远大于宽度。

第一连接端口101、连线层103和第二连接端口102可以形成于基板100表面上，也可以形成于基板100表面的凹槽中，其中，多个第一连接端口101可以具有同样高度，多个连线层103可以具有同样高度，多个第二连接端口102可以具有同样高度，当然，第一连接端口101、连线层103和第二连接端口102均可以具有同样高度，第一连线端口101、连线层103和第二连线端口102可以超过基板100表面，也可以与基板100表面齐平。第一连接端口101、连线层103和第二连接端口102的材料可以为金属材料，具体的，可以通过沉积工艺形成，例如可以是铝、铜、金等材料。

第一连接端口101可以用于电连接待测芯片200，电连接方式可以是通过金属线300连接，例如可以将金属线300的一端焊接在第一连接端口101上，另一端焊接在待测芯片200的连接盘201上，实现第一连接端口101和待测芯片200的电连接。

第二连接端口102可以用于连接测试信号，例如可以通过卡槽与测试机台连接，从而连接到测试信号，也可以通过与携带测试信号的信号探针接触而连接测试信号，在第二连接端口102为多个时，信号探针也为多个，多个信号探针可以形成探针卡，使多个信号探针顺序排列，且具有固定的相对位置。

本申请实施例提供了一种测试结构，可以包括透明材料的基板，包括芯片固定区和连线区，芯片固定区用于固定待测芯片，基板上的第一连接端口、连线层和第二连接端口，第一连接端口用于电连接待测芯片，第二连接端口用于连接测试信号，每个第一连接端口通过连线层与一个第二连接端口电连接。这样测试信号可以通过第二连接端口、连线层和第一连接端口施加到待测芯片上，此时可以通过扫描待测芯片表面进行抓点测试，从而实现对待测芯片的测试，而待测芯片固定在透明基板上，则可以从基板并未固定有待测芯片的表面进行待测芯片的扫描，减少待测芯片表面的连接线等对测试结果的影响，提高测试可靠性，同时相比于直接用探针为待测芯片施加测试信号而言，本申请实施例提供了减少了操作难度，提高了测试效率。

基于本申请实施例提供的一种测试结构，本申请实施例还提供了一种测试方法，利用上述的测试结构实现对待测芯片的测试，参考图4所示，为本申请实施例提供的一种测试方法的流程示意图，其中，该方法可以包括：

S101，在基板100的芯片固定区固定待测芯片200，参考图5和图6所示。

本申请实施例中，测试结构可以包括基板100，基板100可以包括芯片固定区和连线区，其中芯片固定区可以用于固定待测芯片200，这样待测芯片200和基板100的相对位置可以固定，参考图5、图6、图7所示，其中图5为本申请实施例的测试方法中结构示意图，图6和图7为图5中的结构沿AA向的剖视图。通常来说，待测芯片200由于在封装过程中衬底已经进行过减薄，通常较薄，容易破碎，将待测芯片200固定在基板100上，能够有效避免待测芯片200的物理损伤。

将待测芯片200固定到基板100的方式，可以是利用弹簧夹片固定，这样相对于基板而言，待测芯片更为平整，参考图6所示，待测芯片200可以与基板100紧密贴合；将待测芯片200固定到基板100的方式，也可以是利用热熔胶粘贴的方式，这样操作较为简易，这样相对于基板100而言，待测芯片200可能是平整的，也可能是不平整的，参考图7所示，待测芯片200与基板100并不严格平行。

需要说明的是，现有技术中，采用热熔胶进行待测芯片200的固定，容易导致待测芯片200不平整，此时若利用探针针卡与待测芯片200电连接，存在接触不好的问题，而本申请实施例中，并不需要探针与待测芯片200的直接接触，因此即使待测芯片200表面不平整，也不影响测试效果。

S102，电连接第一连接端口101和待测芯片200，为第二连接端口102连接测试信号，参考图8、图9和图10所示。

本申请实施例中，在将待测芯片200固定在基板100上后，可以电连接第一连接端口101和待测芯片200，具体的，可以利用金属线300电连接第一连接端口101和待测芯片200的连接盘201。这里的金属线300可以是两端分别与第一连接端口101和待测芯片200的连接盘201焊接的金线，也可以是其他金属线。第一连接端口101的面积可以设置较大，利于多次与不同的待测芯片200连接。

之后，可以为第二连接端口102连接测试信号，具体的，可以为第二连接端口102电连接携带有测试信号的测试探针400，在第二连接端口102为多个时，信号探针400可以构成探针阵列，例如体现为探针针卡，从而与第二连接端口102电连接。由于探针针卡并未直接与待测芯片200的连接盘201连接，而是与基板100上的第二连接端口102连接，因此，即使待测芯片200表面不平整，也不影响信号探针400与待测芯片200的信号通路。此外，第二连接端口102仅用于与测试探针400连接，其不存在焊接的需求，因此其上不会存在焊接球，便于与测试探针400连接。

参考图8、图9、图10所示，其中图8为本申请实施例的测试方法中结构示意图，图9和图10为图8中的结构沿AA向的剖视图，其中，参考图9所示，待测芯片200可以与基板100紧密贴合，参考图10所示，待测芯片200与基板100并不严格平行，无论哪种固定方式，均不影响待测芯片200的连接盘201和基板100的第一连接端口101之间的电连接。

S103，从基板100未固定有待测芯片200的一侧对待测芯片200进行抓点测试。

在完成第一连接端口101和待测芯片200的电连接，以及第二连接端口102与测试信号的连接，可以对待测芯片200进行抓点测试，例如对待测芯片200进行热点检测和/或亮点检测。其中，待测芯片200中的热点、亮点是在测试信号的作用下产生的。

其中，器件本身能够产生亮点、热点的位置可以包括：饱和区操作中的BJT或MOS(Saturated or Active Bipolar Transistors/Saturated MOS)、动态式CMOS(DynamicCMOS)、二极管顺向与逆向偏压崩溃(Forward Biased Diodes/Reverse Biased DiodesBreakdown)；能够产生亮点、热点的缺陷可以包括接面漏电(Junction Leakage)、接触毛刺(Contact Spiking)、热电子效应(Hot Electrons)、闩锁效应(Latch-Up)、闸极氧化层缺陷或漏电(Gate Oxide Defects/Leakage-F-N current)、多晶硅的细丝残留(Poly-siliconFilaments)、硅基底损伤(Substrate Damage)、机械性损伤(Mechanical Damage)、接面崩溃(Junction Avalanche)等；原本产生亮点、热点的位置不会出现亮点的故障可以包括奥姆或金属的短路(Ohmic Short/Metal Short)、埋入式接面的漏电区(Buried Junctions)、金属线底下的漏电区(Leakage Sites Under Metal)。

因此可以结合器件结构与测试信号，对器件的亮点和/或热点进行检测，可以定位到失效地址，这里的失效地址可以根据在能够产生亮点、热点的位置但未检测到亮点、热点，以及在原本不会产生亮点、热点的位置检测到了亮点、热点的情况确定。

本申请实施例中，由于基板100是透明材质，因此可以从基板100未固定有待测芯片200的一侧对待测芯片200进行抓点测试，待测芯片200中产生的亮点、热点可以透过透明的基板100被检测仪器捕获，从而实现对待测芯片200的测试。这里的检测仪器可以是微光显微镜(Emission Microscope，EMMI)等。

在对待测芯片200进行抓点测试后，可以分离基板100和待测芯片200，具体的，可以切断待测芯片200和基板100之间的金属线300，去除待测芯片200和基板100之间的热熔胶等，之后，可以对基板100进行清理，例如清理残留的热熔胶，以及清理残留在基板100的第一连接端口101的金属线300，例如清除残留金线，还可以清除残留金球。这样，基板100可以多次利用，相比于不能清洗的PCB板，本申请实施例中的基板100可以有更多次利用，提高利用次数。

本申请实施例中，可以通过抛光、研磨、酸洗等多种方式去除残留的金属线，根据第一连接端口101、连线层103、第二连接端口102以及金属线300的材料，可以根据实际情况确定去除残留的金属线300的方式。举例来说，第一连接端口101、连线层103、第二连接端口102的材料可以为铝，金属线300的材料为金，可以利用硝酸清洗去除金属线300。

本申请实施例提供了一种测试方法，可以利用以上的测试结构，在基板的芯片固定区固定待测芯片，连接第一连接接口和待测芯片，为第二连接接口连接测试信号，从基板未固定待测芯片的一侧对待测芯片进行抓点测试，这样测试信号可以通过第二连接端口、连线层和第一连接端口施加到待测芯片上，此时可以通过扫描待测芯片表面进行抓点测试，从而实现对待测芯片的测试，而待测芯片固定在透明基板上，则可以从基板并未固定有待测芯片的表面进行待测芯片的扫描，减少待测芯片表面的连接线等对测试结果的影响，提高测试可靠性，同时相比于直接用探针为待测芯片施加测试信号而言，本申请实施例提供了减少了操作难度，提高了测试效率。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。

以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (10)

1.一种测试结构，其特征在于，包括：

基板；所述基板为透明材料，包括芯片固定区和连线区，所述芯片固定区用于固定待测芯片，以便对所述待测芯片进行抓点测试；

位于所述连线区的第一连接端口、连线层和第二连接端口，所述第一连接端口用于电连接所述待测芯片，所述第二连接端口用于连接测试信号，每个所述第一连接端口通过连线层与一个所述第二连接端口电连接。

2.根据权利要求1所述的结构，其特征在于，所述第一连接端口、所述第二连接端口和所述连线层位于所述基板的表面，或位于所述基板的表面的凹槽中。

3.根据权利要求2所述的结构，其特征在于，所述第一连接端口、所述第二连接端口和所述连线层的材料为铝、铜或金。

4.根据权利要求1-3任意一项所述的结构，其特征在于，多个所述第一连线端口顺序排列，多个所述第二连线端口顺序排列。

5.一种测试方法，其特征在于，利用如权利要求1-4任意一项所述的测试结构，所述方法包括：

在所述基板的芯片固定区固定待测芯片；

电连接所述第一连接端口和所述待测芯片，为所述第二连接端口连接测试信号；

从所述基板未固定所述待测芯片的一侧对所述待测芯片进行抓点检测。

6.根据权利要求5所述的方法，其特征在于，所述第一连接端口和所述待测芯片的连接盘之间通过金属线实现电连接，所述第二连接端口电连接信号探针，所述信号探针携带有所述测试信号。

7.根据权利要求6所述的方法，其特征在于，所述金属线为两端分别与所述第一连接端口和所述待测芯片的连接盘焊接的金线。

8.根据权利要求6所述的方法，其特征在于，所述第二连接端口为多个，所述信号探针构成探针阵列，与所述第二连接端口电连接。

9.根据权利要求5所述的方法，其特征在于，所述待测芯片通过热熔胶固定在所述基板上，或所述待测芯片通过夹具固定在所述基板上。

10.根据权利要求6所述的方法，其特征在于，所述方法还包括：

在对所述待测芯片完成测试后，分离所述基板和所述待测芯片，清理所述金线。

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