CN111653487B - 一种金属凸块的制备方法和半导体器件 - Google Patents
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- 229910052751 metal Inorganic materials 0.000 title claims abstract description 305
- 239000002184 metal Substances 0.000 title claims abstract description 305
- 239000004065 semiconductor Substances 0.000 title abstract description 25
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 238000000034 method Methods 0.000 claims abstract description 37
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 31
- 239000011248 coating agent Substances 0.000 claims abstract description 26
- 238000000576 coating method Methods 0.000 claims abstract description 26
- 238000002161 passivation Methods 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 20
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 15
- 239000010931 gold Substances 0.000 description 15
- 229910052737 gold Inorganic materials 0.000 description 15
- 238000009713 electroplating Methods 0.000 description 10
- 238000005272 metallurgy Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 8
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 238000007747 plating Methods 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000007779 soft material Substances 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910001080 W alloy Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- IUYOGGFTLHZHEG-UHFFFAOYSA-N copper titanium Chemical compound [Ti].[Cu] IUYOGGFTLHZHEG-UHFFFAOYSA-N 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 238000012536 packaging technology Methods 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Abstract
本申请公开了一种金属凸块的制备方法和半导体器件，本申请公开的金属凸块的制备方法先在芯片功能面上的每个焊盘位置处形成第一金属部，再在第一金属部远离芯片的一侧表面形成凹槽，然后在凹槽位置处形成第二金属部，其中，第二金属部的高度大于凹槽的深度，第二金属部和第一金属部形成金属凸块。由于第二金属部位于凹槽位置处，其侧壁与第一金属部的侧壁并不齐平，其横向尺寸小于第一金属部的横向尺寸，在形成第二金属部的过程中，能够有效避免在第一金属部的侧壁与光阻涂层之间产生渗镀现象，从而降低在金属凸块侧壁粘附有金属丝的几率，降低金属凸块与相邻的金属凸块或者其他器件发生横向短路的几率，提高半导体器件的可靠性。
Description
技术领域
本申请涉及封装技术领域，特别是涉及一种金属凸块的制备方法和半导体器件。
背景技术
在半导体器件的封装工艺流程中，金属凸块的制备是其中一个关键制程，金属凸块用于实现半导体器件中的芯片与其他器件之间的电性连接。使用金作为制备凸块的材料能够使半导体器件具有更优异的电性能，但是金凸块的生产成本较高，现有技术中通常使用包含金的复合金属凸块代替纯金凸块，以节约成本，制备过程则是利用光阻涂层上的通孔定义出金属凸块的位置，然后经过多次电镀工艺形成复合金属凸块。
在上述制备过程中，经过前一次或两次电镀工艺之后，光阻涂层与已经形成的金属凸块侧壁之间可能产生微小缝隙，在后续的电镀工艺过程中，可能在缝隙中出现渗镀现象，形成金属丝粘附于金属凸块侧壁，导致金属凸块与相邻的金属凸块或者其他器件发生横向短路，降低半导体器件的可靠性。
发明内容
本申请主要解决的技术问题是提供一种金属凸块的制备方法和半导体器件，能够降低金属凸块与相邻的金属凸块或者其他器件发生横向短路的几率。
为解决上述技术问题，本申请采用的一个技术方案是：
提供一种金属凸块的制备方法，包括：在芯片功能面上的每个焊盘位置处形成第一金属部；在所述第一金属部远离所述芯片的一侧表面形成凹槽；在所述凹槽位置处形成第二金属部，所述第二金属部的高度大于所述凹槽的深度，所述第二金属部和所述第一金属部形成所述金属凸块。
其中，所述在所述第一金属部远离所述芯片的一侧表面形成凹槽的步骤之前，还包括：在所述芯片的功能面上形成图案化的第一光阻涂层，所述第一光阻涂层对应于所述第一金属部设置有第一通孔，部分所述第一金属部从所述第一通孔中露出；所述在所述第一金属部远离所述芯片的一侧表面形成凹槽的步骤包括：蚀刻去除从所述第一通孔位置处露出的部分所述第一金属部，以在所述第一金属部远离所述芯片的一侧表面形成所述凹槽；所述在所述凹槽位置处形成第二金属部的步骤之后，还包括：去除所述第一光阻涂层。
其中，所述在所述凹槽位置处形成第二金属部的步骤包括：在所述凹槽底部形成第一金属层，所述凹槽的部分空间未被所述第一金属层占据；在所述第一金属层远离所述第一金属部的一侧表面形成第二金属层，所述第二金属层和所述第一金属层形成所述第二金属部。
其中，所述在芯片功能面上的每个焊盘位置处形成第一金属部的步骤包括：在所述芯片功能面形成图案化的第二光阻涂层，所述第二光阻涂层对应于所述焊盘位置处设置有第二通孔；在所述第二通孔内形成所述第一金属部；去除所述第二光阻涂层。
其中，所述芯片功能面设置有图案化的钝化层，所述钝化层对应所述焊盘位置处设置有第三通孔；所述在芯片功能面上的每个焊盘位置处形成第一金属部的步骤之前，还包括：在所述钝化层远离所述芯片的一侧表面以及在所述第三通孔内形成凸块下金属层；所述在所述凹槽位置处形成第二金属部的步骤之后，还包括：去除未被所述第一金属部覆盖的所述凸块下金属层。
为解决上述技术问题，本申请采用的另一个技术方案是：
提供一种半导体器件，包括：芯片，所述芯片的功能面设置有多个焊盘；金属凸块，设置于所述焊盘位置处，包括第一金属部和第二金属部，其中，所述第一金属部与所述焊盘电连接，所述第一金属部远离所述芯片的一侧表面设置有凹槽，所述第二金属部位于所述凹槽位置处，所述第二金属部的高度大于所述凹槽的深度。
其中，所述第二金属部包括第一金属层和第二金属层，其中，所述第一金属层位于所述凹槽底部，所述凹槽的部分空间未被所述第一金属层占据，所述第二金属层位于所述第一金属层远离所述芯片的一侧表面。
其中，在平行于所述芯片功能面的方向上，所述第一金属部的尺寸小于或等于所述焊盘的尺寸，所述第二金属部的尺寸小于所述第一金属部的尺寸。
其中，所述半导体器件还包括：图案化的钝化层，位于所述芯片正面，所述钝化层对应于所述焊盘位置处设置有第三通孔，所述金属凸块与所述第三通孔位置处暴露出的所述焊盘电连接；图案化的凸块下金属层，仅设置于所述第一金属部靠近所述芯片的一侧表面。
其中，所述第一金属部的材质包括铜，所述第一金属层的材质包括镍，所述第二金属层的材质包括金。
本申请的有益效果是：区别于现有技术的情况，本申请提供的金属凸块的制备方法先在芯片功能面上的每个焊盘位置处形成第一金属部，再在第一金属部远离芯片的一侧表面形成凹槽，然后在凹槽位置处形成第二金属部，其中，第二金属部的高度大于凹槽的深度，第二金属部和第一金属部形成金属凸块。由于第二金属部位于凹槽位置处，其侧壁与第一金属部的侧壁并不齐平，其横向尺寸小于第一金属部的横向尺寸，在形成第二金属部的过程中，能够有效避免在第一金属部的侧壁与光阻涂层之间产生渗镀现象，从而降低在金属凸块侧壁粘附有金属丝的几率，降低金属凸块与相邻的金属凸块或者其他器件发生横向短路的几率，提高半导体器件的可靠性。
附图说明
为了更清楚地说明本申请实施方式中的技术方案，下面将对实施方式描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
图1为本申请金属凸块的制备方法一实施方式的流程示意图；
图2a为图1中步骤S11对应的一实施方式的结构示意图；
图2b为图1中步骤S12对应的一实施方式的结构示意图；
图3为图1中步骤S13对应的一实施方式的结构示意图；
图4为图1中步骤S11之前包括的步骤对应的一实施方式的结构示意图；
图5为图1中步骤S11包括的步骤一实施方式的流程示意图；
图6a为图5中步骤S21对应的一实施方式的结构示意图；
图6b为图5中步骤S22对应的一实施方式的结构示意图；
图7为图1中步骤S12包括的步骤一实施方式的流程示意图；
图8a为图7中步骤S31对应的一实施方式的结构示意图；
图8b为图7中步骤S32对应的一实施方式的结构示意图；
图9为图1中步骤S13包括的步骤一实施方式的流程示意图；
图10a为图9中步骤S41对应的一实施方式的结构示意图；
图10b为图9中步骤S42对应的一实施方式的结构示意图。
具体实施方式
下面将结合本申请实施方式中的附图，对本申请实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本申请一部分实施方式，而不是全部实施方式。基于本申请中的实施方式，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施方式，都属于本申请保护的范围。
请参阅图1，图1为本申请金属凸块的制备方法一实施方式的流程示意图。该制备方法包括如下步骤：
S11，在芯片功能面上的每个焊盘位置处形成第一金属部。
具体地，请参阅图2a，图2a为图1中步骤S11对应的一实施方式的结构示意图。本实施方式首先在芯片11的功能面上的每个焊盘111位置处形成第一金属部12。该第一金属部12的材质优选为铜，与对应位置处的焊盘111形成电连接，采用电镀的工艺形成。在平行于芯片11功能面的方向上，第一金属部12的尺寸小于或等于焊盘111的尺寸，图2a示意性画出芯片11的功能面上的一个焊盘111且第一金属部12的尺寸小于焊盘111的尺寸的情况。形成第一金属部12的具体过程在下面进行描述。
S12，在第一金属部远离芯片的一侧表面形成凹槽。
具体地，请结合图2a参阅图2b，图2b为图1中步骤S12对应的一实施方式的结构示意图。在芯片11的功能面上形成第一金属部12之后，在其远离芯片11的一侧表面形成凹槽A。即在图2a中第一金属部12的上表面形成凹槽A，得到图2b所示的结构。形成凹槽A的具体过程在下面进行描述。
S13，在凹槽位置处形成第二金属部，第二金属部的高度大于凹槽的深度，第二金属部和第一金属部形成金属凸块。
具体地，请结合图2b参阅图3，图3为图1中步骤S13对应的一实施方式的结构示意图。在第一金属部12上形成凹槽A之后，在该凹槽A位置处形成第二金属部13，且第二金属部13的高度h1大于凹槽A的深度h2，便于后续通过第二金属部13与其他器件形成电连接。其中，第二金属部13和第一金属部12形成本申请中的金属凸块，第二金属部13和第一金属部12形成电连接。形成第二金属部13的具体过程在下面进行描述。
本实施方式中，由于第二金属部13位于凹槽位置处，其侧壁与第一金属部12的侧壁并不齐平，其横向尺寸小于第一金属部12的横向尺寸，在形成第二金属部13的过程中，能够有效避免在第一金属部12的侧壁与光阻涂层之间产生渗镀现象，从而降低在金属凸块侧壁粘附有金属丝的几率，降低金属凸块与相邻的金属凸块或者其他器件发生横向短路的几率，提高半导体器件的可靠性。
在上述实施方式中，芯片11的功能面设置有图案化的钝化层14，其材质为氧化硅、氮化硅等绝缘材质，钝化层14对应焊盘111位置处设置有第三通孔(未标示)。上述实施方式中，在步骤S11之前，即在芯片11功能面上的每个焊盘111位置处形成第一金属部12的步骤之前，还包括如下步骤：
在钝化层14远离芯片11的一侧表面以及在第三通孔内形成凸块下金属层15。具体请参阅图4，图4为图1中步骤S11之前包括的步骤对应的一实施方式的结构示意图。其中，凸块下金属层15的材质优选为钛钨合金或者钛铜合金。凸块下金属层15一方面可以增加后续形成的第一金属部12与焊盘111之间的粘附力，防止第一金属部12脱落，另一方面还可以作为电镀形成第一金属部12的种子层，提高第一金属部12的品质。
由于形成凸块下金属层15的上述目的，凸块下金属层15只需分布于第一金属部12所覆盖的区域内，所以在上述步骤S13之后，即在凹槽A位置处形成第二金属部13的步骤之后，还包括如下步骤：
去除未被第一金属部12覆盖的凸块下金属层15。具体请继续参阅图3，直接以第一金属部12和第二金属部13形成的金属凸块作为掩模，刻蚀去除未被第一金属部12覆盖的凸块下金属层15，仅保留第一金属部12与焊盘111之间的凸块下金属层15，形成图3所示的结构，其中，被保留的凸块下金属层15与第一金属部12和焊盘111形成电连接。
进一步地，请参阅图5，图5为图1中步骤S11包括的步骤一实施方式的流程示意图。在上述实施方式中，步骤S11，即在芯片功能面上的每个焊盘位置处形成第一金属部的步骤具体包括如下步骤：
S21，在芯片功能面形成图案化的第二光阻涂层，第二光阻涂层对应于焊盘位置处设置有第二通孔。
具体地，请参阅图6a，图6a为图5中步骤S21对应的一实施方式的结构示意图。首先在芯片11的功能面形成图案化的第二光阻涂层16，其对应焊盘111位置处设置有第二通孔B。第二通孔B的尺寸小于或等于焊盘111的尺寸，并暴露出焊盘111的表面，使得后续形成的第一金属部12能够与焊盘111形成电连接。
S22，在第二通孔内形成第一金属部。
具体地，请结合图6a参阅图6b，图6b为图5中步骤S22对应的一实施方式的结构示意图。形成图案化的第二光阻涂层16之后，在第二通孔B内形成第一金属部12。具体可采用电镀的方式形成第一金属部12，第一金属部12的高度h3小于或等于第二通孔B的深度h4。图6a示意性画出第一金属部12的高度h3小于第二通孔B的深度h4的情况。
S23，去除第二光阻涂层。
具体地，请继续参阅图2a，形成第一金属部12之后，去除第二光阻涂层16，得到如图2a所示的结构，第一金属部12设置于芯片11功能面上的焊盘111位置处。
本实施方式利用光刻工艺和电镀工艺形成第一金属部12，工艺简单，且可根据半导体器件的设计需求调节第一金属部12的横向尺寸和竖向高度。
进一步地，请参阅图7，图7为图1中步骤S12包括的步骤一实施方式的流程示意图。在上述实施方式中，步骤S12，即在第一金属部远离芯片的一侧表面形成凹槽的步骤具体包括如下步骤：
S31，在芯片的功能面上形成图案化的第一光阻涂层，第一光阻涂层对应于第一金属部设置有第一通孔，部分第一金属部从第一通孔中露出。
具体地，请结合图2a参阅图8a，图8a为图7中步骤S31对应的一实施方式的结构示意图。在芯片11的功能面上形成第一金属部12，得到图2a所示结构之后，再在功能面上形成图案化的第一光阻涂层17，其对应于第一金属部12设置有第一通孔C，部分第一金属部12从第一通孔C中露出。也就是说图8a中第一金属部12的上表面的中心区域从第一通孔C中露出，边缘区域被第一光阻涂层17覆盖，其中，第一金属部12的上表面被第一光阻涂层17覆盖的尺寸优选设置为2μm-5μm，例如2μm、3.5μm、5μm等。
S32，刻蚀去除从第一通孔位置处露出的部分第一金属部，以在第一金属部远离芯片的一侧表面形成凹槽。
具体地，请结合图8a参阅图8b，图8b为图7中步骤S32对应的一实施方式的结构示意图。形成第一光阻涂层17之后，采用刻蚀工艺去除从第一通孔C中露出的部分第一金属部12，以在第一金属部12远离芯片11的一侧表面形成凹槽A。第一金属部12采用电镀工艺形成，由于电镀工艺的特征，第一金属部12远离芯片11的一侧表面本身会存在一个凹陷(图未示)，但该凹陷尺寸比较微小，通常在微米级别以下，如果直接在该凹陷表面继续电镀第二金属部，仍然可能在第一金属部的侧壁产生渗镀现象，因此需要采用光刻工艺和刻蚀工艺形成一个尺寸更大的凹槽A，优选该凹槽A的深度在2μm-5μm范围为，例如2μm、3μm、5μm等。
上述步骤S32形成的第一光阻涂层17在后续还要在形成第二金属部13的工艺过程中作为掩模使用，因此在步骤S13之后，即在形成第二金属部13的步骤之后，再去除第一光阻涂层17，并刻蚀去除未被第一金属部12覆盖的凸块下金属层15，得到如图3所示的结构。
进一步地，请参阅图9，图9为图1中步骤S13包括的步骤一实施方式的流程示意图。在上述实施方式中，步骤S13，即在凹槽位置处形成第二金属部的步骤具体包括如下步骤：
S41，在凹槽底部形成第一金属层，凹槽的部分空间未被第一金属层占据。
具体地，请结合图8b参阅图10a，图10a为图9中步骤S41对应的一实施方式的结构示意图。在第一金属部12远离芯片11的一侧表面形成凹槽A，形成图8b所示结构之后，以第一光阻涂层17为掩模，在凹槽A底部形成第一金属层131，凹槽A的部分空间未被第一金属层131占据，即第一金属层131的厚度小于凹槽A的深度。第一金属层131的材质优选为镍，可通过电镀的方式形成。第一金属层131用于增加第一金属部12与后续形成的第二金属层之间的粘附力，防止第二金属层脱落，增加金属凸块的机械稳定性。
S42，在第一金属层远离第一金属部的一侧表面形成第二金属层，第二金属层和第一金属层形成第二金属部。
具体地，请结合图10a参阅图10b，图10b为图9中步骤S42对应的一实施方式的结构示意图。在凹槽A底部形成第一金属层131，得到如图10a所示的结构之后，在第一金属层131远离第一金属部12的一侧表面形成第二金属层132，第二金属层132和第一金属层131形成第二金属部13，得到如图10b所示的结构。在凹槽A位置处形成第一金属层131及第二金属层132时，第一金属部12的侧壁被第一光阻涂层17覆盖，可以有效避免在第一金属部12的侧壁与第一光阻涂层17之间产生缝隙，进而避免在该缝隙内产生渗镀现象。第二金属层132的材质优选为金，可通过电镀的方式形成。之后再去除第一光阻涂层17，并刻蚀去除未被第一金属部12覆盖的凸块下金属层15，得到如图3所示的结构。
金作为导电介质具备良好的电传导性能，而且半导体器件通过金凸块与其他器件形成电连接时，通常需要承受键合压力，金凸块的材质较软，可以适应键合压力产生一定的形变，因此本申请优选将金属凸块的最远离芯片11的一端设计为金，即第二金属层132的材质优选为金。而且，第一金属层131和第二金属层132形成的第二金属部13的高度h1大于凹槽A的深度h2，即第二金属层132突出于凹槽A之上，则金属凸块与其他器件键合时，键合处的第二金属层132有适应键合压力产生形变的空间，从而能够形成稳定的电连接，提高半导体器件的可靠性。
本申请还提供一种半导体器件，由上述制备方法制备所得，请继续参阅图3，该半导体器件包括：芯片11和金属凸块。其中，芯片11的功能面设置有多个焊盘111，图3中示意性画出功能面上的一个焊盘111的情况。其中，金属凸块设置于焊盘111位置处，包括第一金属部12和第二金属部13，第一金属部12与焊盘111电连接，第一金属部12远离芯片11的一侧表面设置有凹槽(未标示)，第二金属部13位于凹槽位置处，第二金属部13的高度h1大于凹槽的深度h2。
具体地，第二金属部13包括第一金属层131和第二金属层132，其中，第一金属层131位于凹槽底部，凹槽的部分空间未被第一金属层131占据，第二金属层132位于第一金属层131远离芯片11的一侧表面。其中，第一金属部12的材质优选为铜，第一金属层131的材质优选为镍，第二金属层132的材质优选为金。金作为导电介质具备良好的电传导性能，而且半导体器件通过金凸块与其他器件形成电连接时，通常需要承受键合压力，金凸块的材质较软，可以适应键合压力产生一定的形变，本因此本申请优选将金属凸块的最远离芯片11的一端设计为金，即第二金属层132的材质优选为金。而且，第一金属层131和第二金属层132形成的第二金属部13的高度h1大于凹槽A的深度h2，即第二金属层132突出于凹槽A之上，则金属凸块与其他器件键合时，键合处的第二金属层132有适应键合压力产生形变的空间，从而能够形成稳定的电连接，提高半导体器件的可靠性。
而且，本实施方式中，由于第二金属部13位于凹槽位置处，其侧壁与第一金属部12的侧壁并不齐平，其横向尺寸小于第一金属部12的横向尺寸，在形成第二金属部13的过程中，能够有效避免在第一金属部12的侧壁与光阻涂层之间产生渗镀现象，从而降低在金属凸块侧壁粘附有金属丝的几率，降低金属凸块与相邻的金属凸块或者其他器件发生横向短路的几率，进一步提高半导体器件的可靠性。
其中，在平行于芯片功能面的方向上，第一金属部12的尺寸小于或等于焊盘111的尺寸，第二金属部13的尺寸小于第一金属部12的尺寸。
进一步地，请继续参阅图3，本实施方式中半导体器件还包括：图案化的钝化层14和图案化的凸块下金属层15。其中，钝化层14位于芯片11的功能面，其材质为氧化硅、氮化硅等绝缘材质，钝化层14对应焊盘111位置处设置有第三通孔(未标示)，金属凸块与第三通孔位置处暴露出的焊盘111电连接。钝化层14可对芯片11功能面的非焊盘位置起到保护作用。其中，图案化的凸块下金属层15仅设置于第一金属部12靠近芯片11的一侧表面，即凸块下金属层15位于焊盘111与第一金属部12之间，能够增加第一金属部12与焊盘111之间的粘附力，防止金属凸块脱落，提高本申请半导体器件的机械稳定性。
以上所述仅为本申请的实施方式，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。
Claims (4)
1.一种金属凸块的制备方法，其特征在于，包括：
在芯片功能面上的每个焊盘位置处形成第一金属部；
在所述第一金属部远离所述芯片的一侧表面形成凹槽；
在所述凹槽位置处形成第二金属部，所述第二金属部的高度大于所述凹槽的深度，所述第二金属部和所述第一金属部形成所述金属凸块；
其中，所述在所述第一金属部远离所述芯片的一侧表面形成凹槽的步骤之前，还包括：在所述芯片的功能面上形成图案化的第一光阻涂层，所述第一光阻涂层对应于所述第一金属部设置有第一通孔，部分所述第一金属部从所述第一通孔中露出；
所述在所述第一金属部远离所述芯片的一侧表面形成凹槽的步骤包括：蚀刻去除从所述第一通孔位置处露出的部分所述第一金属部，以在所述第一金属部远离所述芯片的一侧表面形成所述凹槽；
所述在所述凹槽位置处形成第二金属部的步骤之后，还包括：去除所述第一光阻涂层。
2.根据权利要求1所述的制备方法，其特征在于，所述在所述凹槽位置处形成第二金属部的步骤包括：
在所述凹槽底部形成第一金属层，所述凹槽的部分空间未被所述第一金属层占据；
在所述第一金属层远离所述第一金属部的一侧表面形成第二金属层，所述第二金属层和所述第一金属层形成所述第二金属部。
3.根据权利要求1所述的制备方法，其特征在于，所述在芯片功能面上的每个焊盘位置处形成第一金属部的步骤包括：
在所述芯片功能面形成图案化的第二光阻涂层，所述第二光阻涂层对应于所述焊盘位置处设置有第二通孔；
在所述第二通孔内形成所述第一金属部；
去除所述第二光阻涂层。
4.根据权利要求1所述的制备方法，其特征在于，
所述芯片功能面设置有图案化的钝化层，所述钝化层对应所述焊盘位置处设置有第三通孔；
所述在芯片功能面上的每个焊盘位置处形成第一金属部的步骤之前，还包括：
在所述钝化层远离所述芯片的一侧表面以及在所述第三通孔内形成凸块下金属层；
所述在所述凹槽位置处形成第二金属部的步骤之后，还包括：
去除未被所述第一金属部覆盖的所述凸块下金属层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| CN111653487A CN111653487A (zh) | 2020-09-11 |
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| Application Number | Title | Priority Date | Filing Date |
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| CN202010536661.1A Active CN111653487B (zh) | 2020-06-12 | 2020-06-12 | 一种金属凸块的制备方法和半导体器件 |
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| Country | Link |
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| CN (1) | CN111653487B (zh) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060234489A1 (en) * | 2005-04-15 | 2006-10-19 | Semiconductor Manufacturing International (Shanghai) Corporation | Method of forming low stress multi-layer metallurgical structures and high reliable lead free solder termination electrodes |
| CN102263067A (zh) * | 2010-05-28 | 2011-11-30 | 台湾积体电路制造股份有限公司 | 微凸块接合装置 |
| CN102915982A (zh) * | 2012-11-08 | 2013-02-06 | 南通富士通微电子股份有限公司 | 半导体器件 |
-
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| US20060234489A1 (en) * | 2005-04-15 | 2006-10-19 | Semiconductor Manufacturing International (Shanghai) Corporation | Method of forming low stress multi-layer metallurgical structures and high reliable lead free solder termination electrodes |
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| Publication number | Publication date |
|---|---|
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