CN111641410B - 数字锁相回路 - Google Patents

Abstract

一种数字锁相回路包括：时间数字转换器、数字滤波器、数字控制振荡器以及分频器。时间数字转换器将反馈时钟信号与参考时钟信号的相位差转换为数字信号。数字滤波器对数字信号滤波而产生滤波信号。数字控制振荡器根据滤波信号以及分频信号产生输出时钟信号，其中输出时钟信号具有输出频率。分频器根据分频信号，将输出时钟信号分频而产生反馈时钟信号，其中反馈时钟信号的反馈频率为输出频率除以分频信号。

Description

数字锁相回路

技术领域

本发明涉及一种数字锁相回路，特别涉及一种使数字控制振荡器的振荡增益随着输出时钟信号升高而增加的数字锁相回路。

背景技术

传统的数字控制振荡器使用的是固定电流源，仅利用控制数字来改变数字控制振荡器的输出频率，因此具有使得频率覆盖范围小，并且使数字控制振荡器的振荡增益KDCO随着频率升高反而下降的缺点，对于数字锁相回路的整体带宽以及相位裕度的稳定非常不利。因此有必要设计新的数字控制振荡器，使振荡增益随着频率升高而增加，以帮助维持带宽的稳定性。

发明内容

有鉴于此，本发明提出一种数字锁相回路，包括：时间数字转换器、数字滤波器、数字控制振荡器以及分频器。时间数字转换器将反馈时钟信号与参考时钟信号的相位差转换为数字信号。上述数字滤波器对上述数字信号滤波而产生滤波信号。上述数字控制振荡器根据上述滤波信号以及分频信号产生输出时钟信号，其中输出时钟信号具有输出频率。上述分频器根据上述分频信号，将上述输出时钟信号分频而产生上述反馈时钟信号，其中上述反馈时钟信号的一反馈频率为上述输出频率除以上述分频信号。

附图说明

图1是本发明的一实施例所述的数字锁相回路100的方块图；

图2是本发明的一实施例所述的数字控制振荡器130的示意图；以及

图3是本发明的一实施例所述的数字控制振荡器130的电路图。

具体实施方式

以下说明为本发明的实施例。其目的是要举例说明本发明一般性的原则，不应视为本发明的限制，本发明的范围当以权利要求书所界定者为准。

值得注意的是，以下所公开的内容可提供多个用以实践本发明的不同特点的实施例或范例。以下所述的特殊的组件范例与安排仅用以简单扼要地阐述本发明的精神，并非用以限定本发明的范围。此外，以下说明书可能在多个范例中重复使用相同的组件符号或文字。然而，重复使用的目的仅为了提供简化并清楚的说明，并非用以限定多个以下所讨论的实施例和/或配置的间的关系。此外，以下说明书所述的一个特征连接至、耦接至和/或形成于另一特征的描述，实际可包含多个不同的实施例，包括该等特征直接接触，或者包含其它额外的特征形成于该等特征的间等等，使得该等特征并非直接接触。

图1是本发明的一实施例所述的数字锁相回路100的方块图。如图1所示，数字锁相回路100包括时间数字转换器110、数字滤波器120、数字控制振荡器130以及分频器140。时间数字转换器110将反馈时钟信号FBCLK与参考时钟信号REFCLK的相位差转换为数字信号SC，数字滤波器120将数字信号SC中的高频部分滤除，以产生滤波信号SF。根据本发明的一实施例，滤波信号SC为N位，N为任意正整数。

数字控制振荡器130根据滤波信号SF以及分频信号SD产生输出时钟信号OUTCLK，输出时钟信号OUTCLK具有频率FOUT，下称输出频率FOUT。根据本发明的一实施例，分频信号SD为M位，M为任意正整数。分频器140根据分频信号SD，对输出时钟信号OUTCLK进行分频而产生反馈时钟信号FBCLK。

根据本发明的一实施例，当时间数字转换器110判断反馈时钟信号FBCLK滞后于参考时钟信号REFCLK时，数字控制振荡器130根据滤波信号SF提高输出频率FOUT。根据本发明的另一实施例，当时间数字转换器110判断反馈时钟信号FBCLK超前于参考时钟信号REFCLK时，数字控制振荡器130根据滤波信号SF降低输出频率FOUT。换句话说，可以据数字信号SC经数字滤波器120所产生的滤波信号SF提高或降低输出时钟信号OUTCLK的频率FOUT。

根据本发明的一实施例，数字控制振荡器130具有振荡增益KDCO，其中振荡增益KDCO为滤波信号SF的最低有效位(least significant bit，LSB)的变化所引起的输出频率FOUT的变化。

根据本发明的一实施例，分频器140响应M位的分频信号SD，将输出频率FOUT除以可以视为一除数的该M位的分频信号SD，而使反馈时钟信号FBCLK具有反馈频率FFB。因此，如公式1所示，输出频率FOUT可以表示为：

FOUT＝FFB×SD (公式1)

依据公式1可以得知，分频信号SD决定了数字控制振荡器130的输出频率FOUT。

根据本发明的一实施例，为使数字控制振荡器130的振荡增益KDCO可以随着输出频率FOUT的增加而上升，数字控制振荡器130内的电流需随能够输出频率FOUT的增加而增加。因此，数字控制振荡器130需响应滤波信号SF以及分频信号SD，增加数字控制振荡器130内部电流，详细动作将在下文中叙述。

根据本发明的一实施例，为了降低滤波信号SF对输出时钟信号OUTCLK的干扰，滤波信号SF选用温度计码。温度计码是包括一组“0”以及一组“1”中的至少一组，且像温度计一样增减数值的码制，其中该组“0”包括连续的至少一个“0”，该组“1”包括连续的至少一个“1”，且当温度计码同时包括该组“0”以及该组“1”时，该组“0”排列在该组“1”之前。像温度计一样增减数值是指每增加“1”，则将所述组的“0”的最后一位变为“1”，每减少“1”，则将所述组的“1”的第一位变为“0”。根据本发明的一实施例，分频信号SD选用二进制码。

图2是本发明一实施例所述的数字控制振荡器130的示意图。如图2所示，数字控制振荡器130包括第一电流镜210、第二电流镜220、第三电流镜230、第四电流镜240、第五电流镜250以及核心振荡器260。

如图2所示，第一电流镜210接收偏压电流IBIAS，第一电流镜210具有第一电流比例CR1，第一电流镜210将偏压电流IBIAS乘以第一电流比例CR1而产生第一电流I1，第一电流镜210根据分频信号SD调整第一电流比例CR1。根据本发明的一实施例，第一电流比例CR1与分频信号SD正相关。也就是说，当分频信号SD所代表的除数增加时，第一电流比例CR1随之增加，而使第一电流镜210产生的第一电流I1亦跟着增加。

第二电流镜220耦接第一电流镜210以接收第一电流I1，第二电流镜220具有两个第二电流比例CR2及CR2’，第二电流镜220将第一电流I1分别乘以该两个第二电流比例CR2及CR2’而对应产生两路第二电流I2及I2’。根据本发明一实施例，第二电流比例CR2及CR2’不同，而使第二电流I2及I2’不同。根据本发明一实施例，第二电流比例CR2及CR2’相同，而使第二电流I2及I2’相同。

第三电流镜230耦接第二电流镜220以接收第二电流I2，第三电流镜230具有第三电流比例CR3，第三电流镜230将第二电流I2乘以第三电流比例CR3，以产生第三电流I3，第三电流镜230还接收反相滤波信号SFB，以根据反相滤波信号SFB调整第三电流比例CR3。根据本发明一实施例，反向滤波信号SFB为前述滤波信号SF的反相信号。

根据本发明一实施例，第三电流比例CR3随滤波信号SF的增加而非线性增加。换句话说，当数字控制振荡器130随着滤波信号SF增加而提高输出频率FOUT时，第三电流比例CR3随着滤波信号SF的增加而非线性增加，使得第三电流I3也随着滤波信号SF的增加而非线性增加。

第四电流镜240耦接第二电流镜220以接收第二电流I2’，第四电流镜240具有第四电流比例CR4，第四电流镜240将该路第二电流I2’乘以第四电流比例CR4，而产生第四电流I4。

第五电流镜250耦接第三电流镜230以及第四电流镜240以接收第三电流I3以及第四电流I4，第五电流镜250具有第五电流比例CR5，第五电流镜250将第三电流I3以及第四电流I4的和乘以第五电流比例CR5，而产生第五电流I5。

核心振荡器260耦接第五电流镜250以接收第五电流I5，核心振荡器260根据第五电流I5决定输出时钟信号OUTCLK的输出频率FOUT。

根据本发明一实施例，核心振荡器260刚开始振荡时，滤波信号SF处于最低水平，使得第三电流I3最小，因此利用第四电流I4以及最小值的第三电流I3决定核心振荡器260起始振荡时的输出频率FOUT。根据本发明的一实施例，核心振荡器260为环形振荡器。

根据本发明一实施例，第一电流镜210、第三电流镜230以及第四电流镜240耦接接地端以接收接地电压GND，第二电流镜220以及第五电流镜250耦接电源端以接收电源电压VDD。

图3是本发明一实施例所述的数字控制振荡器130的电路图。如图3所示，数字控制振荡器300包括第一电流镜310、第二电流镜320、第三电流镜330、第四电流镜340、第五电流镜350以及核心振荡器360。

根据本发明的一实施例，第一电流镜310、第二电流镜320、第三电流镜330、第四电流镜340、第五电流镜350以及核心振荡器360分别对应图2的第一电流镜210、第二电流镜220、第三电流镜230、第四电流镜240、第五电流镜250以及核心振荡器260。根据本发明的其他实施例，数字控制振荡器300为图2的数字控制振荡器200的一实施例，并非以任何形式限定于此。

第一电流镜310包括N型晶体管MN1、N型晶体管MN2、N型晶体管MN3以及N型晶体管MN4。N型晶体管MN1的栅极耦接N型晶体管MN1的漏极，并且接收偏压电流IBIAS，N型晶体管MN1的源极耦接接地端以接收接地电压GND。根据本发明一实施例，偏压电流IBIAS是由数字控制振荡器130外部的电路所提供。

N型晶体管MN2的栅极耦接N型晶体管MN1的栅极，N型晶体管MN2的漏极耦接第二电流镜320且产生第一电流I1，N型晶体管MN2的源极耦接接地端以接收接地电压GND。

N型晶体管MN3的栅极耦接N型晶体管MN1的栅极，N型晶体管MN3的漏极耦接第二电流镜320。N型晶体管MN4的栅极由分频信号SD[M:1]所控制，N型晶体管MN4的漏极耦接N型晶体管MN3的源极，N型晶体管MN4的源极耦接接地端以接收接地电压GND。

根据本发明的一实施例，由于分频信号SD具有M位，因此N型晶体管MN3包括M个并联的N型晶体管，这些并联的N型晶体管的栅极分别由分频信号SD，即分频信号SD[M:1]的对应位所控制，这些并联的N型晶体管的漏极耦接在一起而成为N型晶体管MN3的漏极，这些并联的N型晶体管的源极耦接在一起而成为N型晶体管MN3的源极。N型晶体管MN4也包括M个并联的N型晶体管，这些并联的N型晶体管的栅极分别由由分频信号SD，即分频信号SD[M:1]的对应位所控制，这些并联的N型晶体管的漏极耦接在一起而成为N型晶体管MN4的漏极，这些并联的N型晶体管的源极耦接在一起而成为N型晶体管MN4的漏极。根据本发明的一实施例，分频信号SD[M:1]为二进制码。

根据本发明的一实施例，当N型晶体管MN1的宽长比为A、N型晶体管MN2的宽长比为B、N型晶体管MN3的宽长比为C，分频信号SD为M位时，第一电流比例CR1为因此，如公式2所示，第一电流I1可表示为：

根据公式2可知，第一电流I1与分频信号SD的位数M正相关。

第二电流镜320包括P型晶体管MP1、第一电阻R1、P型晶体管MP2、第一电容C1以及P型晶体管MP3。P型晶体管MP1的栅极耦接P型晶体管MP1的漏极且接收第一电流I1，P型晶体管MP1的源极耦接电源端以接收电源电压VDD。根据本发明一实施例，第二电流比例CR2为P型晶体管MP2或P型晶体管MP3与P型晶体管MP1的宽长比的比值。

第一电阻R1的一端耦接P型晶体管MP1的栅极。P型晶体管MP2的栅极耦接第一电阻R1的另一端，P型晶体管MP2的漏极输出第二电流I2’，P型晶体管MP2的源极耦接电源端以接收电源电压VDD。第一电容C1耦接在P型晶体管MP2的栅极以及电源端之间。

P型晶体管MP3的栅极耦接P型晶体管MP2的栅极，P型晶体管MP3的漏极输出第二电流I2，P型晶体管MP3的源极耦接电源端以接收电源电压VDD。根据本发明的一实施例，第一电阻R1以及第一电容C1消除N型晶体管MN4因分频信号SD[M:1]而开关所产生的噪声。

根据本发明一实施例，P型晶体管MP2以及P型晶体管MP3的宽长比不同，使得P型晶体管MP2以及P型晶体管MP3输出不同的电流。

根据本发明另一实施例，P型晶体管MP2以及P型晶体管MP3的宽长比可以相同，使得P型晶体管MP2以及P型晶体管MP3可以输出相同的电流。

第三电流镜330包括N型晶体管MN5、N型晶体管MN6、N型晶体管MN7以及N型晶体管MN8。N型晶体管MN5的栅极耦接P型晶体管MP3的漏极，N型晶体管MN5的漏极耦接N型晶体管MN5的栅极，N型晶体管MN5的源极耦接接地端以接收接地电压GND。

N型晶体管MN6的栅极耦接N型晶体管MN5的栅极，N型晶体管MN6的漏极输出第三电流I3，N型晶体管MN6的源极耦接接地端以接收接地电压GND。

N型晶体管MN7的栅极以及N型晶体管MN7的漏极耦接N型晶体管MN5的栅极。N型晶体管MN8的栅极由滤波信号SF的反相信号SFB所控制，N型晶体管MN8的漏极耦接N型晶体管MN7的源极，N型晶体管MN8的源极耦接接地端以接收接地电压GND。

根据本发明的一实施例，由于滤波信号SF具有N位，滤波信号SF的反相信号SFB也就具有N位，因此N型晶体管MN7包括N个N型晶体管，这些N型晶体管的栅极分别由滤波信号SF的反相信号SFB，即反相滤波信号SFB[N:1]的对应位所控制，这些N型晶体管的源极耦接在一起成为N型晶体管MN7的源极，这些N型晶体管的漏极耦接在一起成为N型晶体管MN7的漏极。N型晶体管MN8也包括N个N型晶体管，这些N型晶体管的栅极分别由滤波信号SF的反相信号SFB，即反相滤波信号SFB[N:1]的对应位所控制，这些N型晶体管的源极耦接在一起成为N型晶体管MN8的源极，这些N型晶体管的漏极耦接在一起成为N型晶体管MN8的漏极。根据本发明的一实施例，滤波信号SF[N:1]以及反相滤波信号SFB[N:1]为温度计码，以降低因电流切换而对核心振荡器360产生输出时钟信号OUTCLK的稳定性的影响，其中反相滤波信号SFB[N:1]为滤波信号SF[N:1]的反相信号。

根据本发明的一实施例，当N型晶体管MN5的宽长比为D、N型晶体管MN6的宽长比为E、N型晶体管的宽长比为F以及反相滤波信号SFB为N位时，第三电流比例CR3为因此，如公式3所示，第三电流I3可以表示为：

依据公式3可知，第三电流I3随着反相滤波信号SFB的减少而非线性地增加。另一方面，由于反向滤波信号SFB的减少等同于滤波信号SF的增加，因此第三电流I3随着滤波信号SF的增加而非线性的增加。

第四电流镜340包括N型晶体管MN9以及N型晶体管MN10。N型晶体管MN9的栅极耦接N型晶体管MN9的漏极以及P型晶体管MP2的漏极，N型晶体管MN9的源极耦接接地端以接收接地电压GND。

N型晶体管MN10的栅极耦接N型晶体管MN9的栅极，N型晶体管MN10的漏极输出第四电流I4且耦接N型晶体管MN6的漏极，N型晶体管MN10的源极耦接接地端以接收接地电压GND。根据本发明一实施例，第四电流比例CR4为N型晶体管MN10与N型晶体管MN9的宽长比的比值。

第五电流镜350包括P型晶体管MP4、P型晶体管MP5以及第二电容C2。P型晶体管MP4的栅极耦接P型晶体管MP4的漏极以及N型晶体管MN6的漏极，P型晶体管MP4的源极耦接电源端以接收电源电压VDD。

P型晶体管MP5的栅极耦接P型晶体管MP4的栅极，P型晶体管MP5的漏极输出第五电流I5，P型晶体管MP5的源极耦接电源端以接收电源电压VDD。

第二电容C2耦接于P型晶体管MP5的漏极以及接地端之间，以起到滤波的作用，进而减小核心振荡器360的抖动(jitter)。根据本发明的一实施例，第五电流比例CR5为P型晶体管MP5与P型晶体管MP4的宽长比的比值。

核心振荡器360根据第五电流I5输出具有输出频率FOUT的输出时钟信号OUTCLK。

根据本发明的一实施例，由于输出频率FOUT随着分频信号SD和/或滤波信号SF的增加而增加，加上如公式2以及公式3所示，提供给核心振荡器360的第五电流I5亦随着分频信号SD的增加而增加，更随着滤波信号SF的增加而非线性的增加，使得数字控制振荡器300的振荡增益随着输出频率FOUT的增加而增加，有别于传统的振荡增益会随输出频率增加而降低。

由于本发明改善了数字振荡器的振荡增益，使得数字振荡器的输出频率的范围得以增加，进而可以使数字锁相回路的应用更为全面。

再者，数字锁相回路100的回路增益为：KTDC×KDF×KDCO/Z，其中KTDC为时间数字转换器110的增益，KDF为数字滤波器120的增益，KDCO为数字控制振荡器130的增益，Z为分频器140的分频比。根据本发明的一实施例，图1所示的M位的分频信号SD可以表示分频比Z，因此分频比Z等同于分频信号SD所代表的除数。

分频比Z的增加，代表数字控制振荡器130的输出频率FOUT会随之增加，若KDCO亦能随之增加，就可保证带宽的稳定性。而传统的结构中，KDCO会随着分频比Z增加而减小，将加剧了带宽的变化，进而影响到系统回路的稳定性以及频率抖动的持续性，增加系统设计的难度。

以上所述为实施例的概述特征。本领域技术人员应可以轻而易举地利用本发明为基础设计或调整以实行相同的目的和/或达成此处介绍的实施例的相同优点。本领域技术人员也应了解相同的配置不应背离本创作的精神与范围，在不背离本创作的精神与范围下他们可做出各种改变、取代和交替。说明性的方法仅表示示范性的步骤，但这些步骤并不一定要以所表示的顺序执行。可另外加入、取代、改变顺序和/或消除步骤以视情况而作调整，并与所公开的实施例精神和范围一致。

Claims (10)

1.一种数字锁相回路，包括：

时间数字转换器，将反馈时钟信号与参考时钟信号的相位差转换为数字信号；

数字滤波器，对所述数字信号滤波而产生滤波信号；

数字控制振荡器，根据所述滤波信号以及分频信号产生输出时钟信号，其中所述输出时钟信号具有输出频率，当所述滤波信号及所述分频信号中的至少一个增加时，所述振荡器提高所述输出频率；以及

分频器，根据所述分频信号，将所述输出时钟信号分频而产生所述反馈时钟信号，其中所述反馈时钟信号的反馈频率为所述输出频率除以所述分频信号。

2.如权利要求1所述的数字锁相回路，其中所述数字控制振荡器具有振荡增益，所述振荡增益随所述输出频率增加而增加。

3.如权利要求1所述的数字锁相回路，其中所述分频信号为二进制码，所述滤波信号为温度计码。

4.如权利要求1所述的数字锁相回路，其中所述数字控制振荡器包括：

第一电流镜，将偏压电流乘以第一电流比例而产生第一电流，其中所述第一电流比例与所述分频信号正相关；

第二电流镜，将所述第一电流乘以第二电流比例而产生第二电流；

第三电流镜，将所述第二电流乘以第三电流比例而产生第三电流，其中所述第三电流比例随所述滤波信号增加而增加；以及

振荡器，根据所述第三电流，决定所述输出频率。

5.如权利要求4所述的数字锁相回路，其中所述数字控制振荡器还包括：

第四电流镜，将所述第二电流乘以第四电流比例而产生第四电流；以及

第五电流镜，将所述第三电流以及所述第四电流的和转换成第五电流，其中所述振荡器根据所述第四电流，决定所述输出时钟信号的启始振荡频率，其中所述振荡器响应所述第五电流，决定所述输出频率。

6.如权利要求5所述的数字锁相回路，其中所述第一电流镜包括：

第一晶体管，所述第一晶体管的栅极耦接所述第一晶体管的漏极并接收所述偏压电流，所述第一晶体管的源极耦接接地端；

第二晶体管，所述第二晶体管的栅极耦接所述第一晶体管的栅极，所述第二晶体管的漏极耦接所述第二电流镜且输出所述第一电流，所述第二晶体管的源极耦接所述接地端；

第三晶体管，所述第三晶体管的栅极耦接所述第一晶体管的栅极，所述第三晶体管的漏极耦接所述第二电流镜；以及

第四晶体管，所述第四晶体管的栅极由所述分频信号控制，所述第四晶体管的漏极耦接所述第三晶体管的源极，所述第四晶体管的源极耦接所述接地端。

7.如权利要求6所述的数字锁相回路，其中所述第二电流镜包括：

第五晶体管，所述第五晶体管的栅极耦接所述第五晶体管的漏极且接收所述第一电流，所述第五晶体管的源极耦接电源端；

第一电阻，耦接所述第五晶体管的栅极；

第六晶体管，所述第六晶体管的栅极耦接所述第一电阻，所述第六晶体管的漏极输出所述第二电流，所述第六晶体管的源极耦接所述电源端；

第一电容，耦接在所述第六晶体管的栅极以及所述电源端之间，其中所述第一电阻以及所述第一电容消除所述第四晶体管因所述分频信号而开关所产生的噪声；以及

第七晶体管，所述第七晶体管的栅极耦接所述第六晶体管的栅极，所述第七晶体管的漏极输出所述第二电流，所述第七晶体管的源极耦接所述电源端。

8.如权利要求7所述的数字锁相回路，其中所述第三电流镜包括：

第八晶体管，所述第八晶体管的栅极耦接所述第七晶体管的漏极，所述第八晶体管的漏极耦接所述第八晶体管的栅极，所述第八晶体管的源极耦接所述接地端；

第九晶体管，所述第九晶体管的栅极耦接所述第八晶体管的栅极，所述第九晶体管的漏极输出所述第三电流，所述第九晶体管的源极耦接所述接地端；

第十晶体管，所述第十晶体管的栅极及所述第十晶体管的漏极耦接所述第八晶体管的栅极；以及

第十一晶体管，所述第十一晶体管的栅极由所述滤波信号的反相信号所控制，所述第十一晶体管的漏极耦接所述第十晶体管的源极，所述第十一晶体管的源极耦接所述接地端。

9.如权利要求8所述的数字锁相回路，其中所述第四电流镜包括：

第十二晶体管，所述第十二晶体管的栅极耦接所述第十二晶体管的漏极以及所述第六晶体管的漏极，所述第十二晶体管的源极耦接所述接地端；以及

第十三晶体管，所述第十三晶体管的栅极耦接至所述第十二晶体管的栅极，所述第十三晶体管的漏极输出所述第四电流且耦接所述第九晶体管的漏极，所述第十三晶体管的源极耦接所述接地端。

10.如权利要求9所述的数字锁相回路，其中所述第五电流镜包括：

第十四晶体管，所述第十四晶体管的栅极耦接所述第十四晶体管的漏极以及所述第九晶体管的漏极，所述第十四晶体管的源极耦接所述电源端；

第十五晶体管，所述第十五晶体管的栅极耦接所述第十四晶体管的栅极，所述第十五晶体管的漏极输出所述第五电流，所述第十五晶体管的源极耦接所述电源端；以及

第二电容，耦接在所述第十五晶体管的漏极以及所述接地端之间。