CN111599755A - 半导体器件的形成方法 - Google Patents

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Abstract

本发明公开了一种半导体器件的形成方法，包括：提供半导体衬底，半导体衬底上形成有包括第Ⅰ区和第Ⅱ区的鳍部，鳍部顶部形成有伪栅；形成覆盖伪栅侧壁的第一侧墙；在第Ⅰ区伪栅两侧的鳍部内形成第一源/漏区；形成覆盖第一源/漏区的第一保护层；在第Ⅱ区伪栅两侧鳍部内形成第二源/漏区；形成覆盖第二源/漏区和第一保护层的第二保护层；刻蚀形成于第Ⅰ区上方的保护层，使第Ⅰ区上方余下保护层的厚度与位于第Ⅱ区的第二保护层的厚度相适应；和再同步刻蚀第Ⅰ区和第Ⅱ区上方的保护层，同步暴露第一源/漏区和第二源/漏区。同步暴露不同区域的源/漏区，能够避免某一源/漏区被过度刻蚀，提高了半导体器件的性能。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体制造领域，特别涉及一种半导体器件的形成方法。
背景技术
随着半导体器件技术节点的减小，半导体器件结构之间的距离在不断缩小，如今Finfet(鳍式场效应晶体管)占据着半导体器件结构主要的地位。一般的，栅极结构形成于鳍部的上方，而且同一鳍部的不同位置形成有不同的晶体管结构，如PMOS管或者NMOS管。又由于PMOS管和NMOS管源/漏区的材料不同，因此需要分别形成。
在目前晶体管形成工艺中，先形成一个区域的源/漏区，然后再形成另一个区域的源/漏区。但是两个区域的源/漏区形成后，半导体器件的性能不好，最终芯片的良率较低。
因此，现有技术亟须一种提高半导体器件性能的半导体器件的形成方法。
发明内容
本发明实施例的半导体器件的形成方法，两个区域形成源/漏区后，同步将其上方的保护层去除，同步暴露两个区域源/漏区，避免对某一区域的源/漏区过度刻蚀，提高了半导体器件的性能。
本发明公开了一种半导体器件的形成方法，包括：提供半导体衬底，半导体衬底上形成有包括第Ⅰ区和第Ⅱ区的鳍部，鳍部顶部形成有伪栅；形成覆盖伪栅侧壁的第一侧墙；在第Ⅰ区伪栅两侧的鳍部内形成第一源/漏区；形成覆盖第一源/漏区的第一保护层；在第Ⅱ区伪栅两侧鳍部内形成第二源/漏区；形成覆盖第二源/漏区和第一保护层的第二保护层；刻蚀形成于第Ⅰ区上方的保护层，使第Ⅰ区上方余下保护层的厚度与位于第Ⅱ区的第二保护层的厚度相适应；和再同步刻蚀第Ⅰ区和第Ⅱ区上方的保护层，同步暴露第一源/漏区和第二源/漏区。
根据本发明的一个方面，形成第二保护层的材料包括：氧化物、SiON、SiCN、SiOCN中的一种或多种组合。
根据本发明的一个方面，刻蚀位于第Ⅰ区上方保护层的工艺包括氢氟酸湿法刻蚀工艺，氢氟酸湿法刻蚀工艺的参数包括：氢氟酸中HF的体积为VHF，水的体积为V水，则200≤V水：VHF≤1000，刻蚀时间范围为10s～50s，刻蚀温度范围为20℃～25℃。
根据本发明的一个方面，同步刻蚀第Ⅰ区和第Ⅱ区上方的保护层的工艺包括磷酸湿法刻蚀工艺，磷酸湿法刻蚀工艺的参数包括：磷酸的浓度范围为75％～80％，刻蚀时间范围为30s～80s，刻蚀的温度范围为120℃～170℃。
根据本发明的一个方面，磷酸湿法刻蚀工艺对第一保护层和对第二保护层的刻蚀选择比大于等于15。
根据本发明的一个方面，形成第一保护层的材料包括SiN。
根据本发明的一个方面，在形成覆盖第二源/漏区和第一保护层的第二保护层后，还包括：形成覆盖对应的第Ⅱ区且暴露对应的第Ⅰ区的掩膜层，和以掩膜层为掩膜刻蚀位于第Ⅰ区上方的保护层。
根据本发明的一个方面，第二保护层的厚度尺寸范围为1nm～10nm。
根据本发明的一个方面，形成第二保护层的工艺包括：高深宽比填充工艺或者原子层沉积工艺。
根据本发明的一个方面，形成第一侧墙的工艺步骤包括：形成覆盖鳍部表面和伪栅表面的第一侧墙材料层；和刻蚀形成于鳍部表面的第一侧墙材料层，保留形成于伪栅侧壁的第一侧墙材料层，即第一侧墙。
根据本发明的一个方面，形成第一侧墙材料层后，还包括形成覆盖第一侧墙材料层的第二侧墙材料层。
根据本发明的一个方面，第二侧墙材料层的材料包括SiN。
根据本发明的一个方面，同步暴露第一源/漏区和第二源/漏区后，还包括对伪栅两侧的鳍部表面进行氢氟酸湿法刻蚀工艺，以去除第一源/漏区和第二源/漏区顶部残留的第一保护层或第二保护层。
与现有的技术方案相比，本发明的技术方案具备以下优点：
本发明的形成工艺中，形成第一源/漏区和第二源/漏区后，刻蚀形成于第Ⅰ区上方的保护层，使第Ⅰ区上方余下保护层的厚度与位于第Ⅱ区的第二保护层的厚度相适应。保证两个区域保护层厚度相适应，便于后续同步刻蚀去除。另外，再同步刻蚀第Ⅰ区和第Ⅱ区上方的保护层，同步暴露第一源/漏区和第二源/漏区。同步刻蚀两个区域的保护层能够避免因先后去除各区域保护层时对另一个区域的过度刻蚀，从而避免破坏某一个区域的源/漏区，提高了半导体器件的性能。
进一步的，形成第二保护层的工艺包括：高深宽比填充工艺或者原子层沉积工艺。由于第二保护层形成位置表面的高低不平齐，采用这两种工艺能够容易将材料形成在较窄的空间内，而且保证形成材料层的结构比较致密。
进一步的，形成第一侧墙材料层后，还包括形成覆盖第一侧墙材料层的第二侧墙材料层。第一侧墙材料层形成后，结构表面出现不平整的现象，再形成第二侧墙材料层能够有效平整结构的表面，有利于形成规整的后续结构。
附图说明
图1是根据本发明一个实施例的形成侧墙材料层的结构示意图；
图2是根据本发明一个实施例的形成第一源/漏区的结构示意图；
图3是根据本发明一个实施例的形成第二源/漏区的结构示意图；
图4是根据本发明一个实施例的形成第二保护层的结构示意图；
图5是根据本发明一个实施例的选择性刻蚀第Ⅰ区上方保护层的结构示意图；
图6是根据本发明一个实施例的去除第Ⅱ区上掩膜层后的结构示意图；
图7是根据本发明一个实施例的同步刻蚀两个区域上方保护层的结构示意图。
具体实施方式
如前所述，现有的半导体器件形成方法中存在半导体器件性能较低的问题。
经研究发现，造成上述问题的原因为：在形成第二源/漏区后，直接形成掩膜层覆盖第二源/漏区，然后刻蚀去除第Ⅰ区上方的保护层，暴露第一源/漏区，然后再去除掩膜层，这会造成已经暴露的第一源/漏区被过度刻蚀，破坏第一源/漏区的结构完整性，降低半导体器件的性能。
为了解决该问题，本发明提供了一种半导体器件的形成方法，形成第二源/漏区后先形成覆盖第二源/漏区的第二保护层，然后调节两个区域上方保护层的厚度，再同步刻蚀去除各区域上方的保护层，以同步暴露第一源/漏区和第二源/漏区，避免过度刻蚀源/漏区，提高半导体器件的性能。
现在将参照附图来详细描述本发明的各种示例性实施例。应理解，除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不应被理解为对本发明范围的限制。
此外，应当理解，为了便于描述，附图中所示出的各个部件的尺寸并不必然按照实际的比例关系绘制，例如某些层的厚度或宽度可以相对于其他层有所夸大。
以下对示例性实施例的描述仅仅是说明性的，在任何意义上都不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和装置可能不作详细讨论，但在适用这些技术、方法和装置情况下，这些技术、方法和装置应当被视为本说明书的一部分。
应注意，相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义或说明，则在随后的附图的说明中将不需要对其进行进一步讨论。
请参考图1，在伪栅110以及鳍部100表面形成侧墙材料层。
鳍部100是位于半导体衬底(未示出)上的凸起。鳍部100的材料为以下所提到的材料中的至少一种：多晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)及绝缘体上锗化硅(SiGeOI)等。在本发明实施例中，鳍部100的材料为多晶硅。且鳍部100内还可以包含有其他结构，如：金属插塞、金属连接层、介电层等结构，或者还包含有这些结构组成的其他半导体器件，在这里并不做具体限制。
鳍部100包括第Ⅰ区和第Ⅱ区，如图1所示。在本发明的实施例中，第Ⅰ区为PMOS区，第Ⅱ区为NMOS区；或者第Ⅰ区为NMOS区，第Ⅱ区为PMOS区。具体的，在本发明实施例中，第Ⅰ区为PMOS区，第Ⅱ区为NMOS区。
伪栅110为后续形成金属栅极结构占据空间。伪栅110的材料包括多晶硅。在本发明的实施例中，第Ⅰ区和第Ⅱ区均形成有伪栅110。
伪栅110的侧壁需要形成侧墙，以保护伪栅110的结构不被后续工艺破坏。为了便于工艺的操作实施，在本发明的实施例中，第一侧墙材料层121a覆盖伪栅110和鳍部100的表面。第一侧墙材料层121a为常见的低k材料，起到常规的避免产生寄生电容的作用。
由于形成第一侧墙材料层121a材料的特点，形成的第一侧墙材料层121a表面不平整。因此，在本发明实施例中，在形成第一侧墙材料层121a后，还包括形成第二侧墙材料层122a，第二侧墙材料层122a覆盖第一侧墙材料层121a。形成第二侧墙材料层122a后，第二侧墙材料层122a表面平整度提高，保证进行后续刻蚀后，后续结构的表面更加平整。在本发明实施例中，第二侧墙材料层122a的材料包括SiN。
在这里，需要说明的是，在本发明的其他实施例中，也可以不形成第二侧墙材料层122a，然后直接刻蚀部分第一侧墙材料层121a。只要控制刻蚀条件，也能保证刻蚀之后结构表面的平整，在这里，并不做具体限制。
请参考图2，在第Ⅰ区伪栅110两侧的鳍部100中形成第一源/漏区131。
由于鳍部100被侧墙材料层覆盖，因此本发明实施例在形成源/漏区131之前，还包括：形成光刻胶层(未示出)，以暴露第Ⅰ区而覆盖第Ⅱ区，然后以光刻胶层为掩膜，除去位于第Ⅰ区伪栅110两侧鳍部100上方的第二侧墙材料层122a和第一侧墙材料层121a，以暴露部分第Ⅰ区鳍部100。而第Ⅱ区鳍部100上方的第二侧墙材料层122a和第一侧墙材料层121a仍然保留。
当暴露部分第Ⅰ区鳍部100后，保留在第Ⅰ区伪栅110侧壁的为第一侧墙121和第二侧墙122。
需要说明的是，在本发明的其他实施例中，由于没有形成第二侧墙材料层122a。因此，暴露部分第Ⅰ区鳍部100后，保留在第Ⅰ区伪栅110侧壁的仅为第一侧墙121。
暴露部分第Ⅰ区鳍部100后，还包括在第Ⅰ区伪栅110两侧的鳍部100中形成第一源/漏区131。
形成第一源/漏区131是用于实现器件后续的导通。由于本发明实施例第Ⅰ区为PMOS区，第Ⅱ区为NMOS区，所以第一源/漏区131的材料包括SiGe。在本发明的另一个实施例中，由于第Ⅰ区为NMOS区，第Ⅱ区为PMOS区，所以第一源/漏区131的材料包括SiP。
请参考图3，在第Ⅱ区伪栅110两侧的鳍部100内形成第二源/漏区132。
本发明实施例中，为了避免在刻蚀位于第Ⅱ区的第二侧墙材料层122a和第一侧墙材料层121a时，刻蚀工艺破坏第一源/漏区131的结构，因此，本发明实施例要先形成第一保护层141，以覆盖第一源/漏区131。为了便于工艺的操作实施，第一保护层141同样覆盖伪栅110的顶部以及第一侧墙121和第二侧墙122的外侧。在本发明的其他实施例中，由于第Ⅰ区伪栅110侧壁没有形成第二侧墙122，则第一保护层141直接形成在第一侧墙121的外侧。
具体的，在本发明实施例中，第一保护层141的材料包括常规的材料SiN。
形成第一保护层141后，还包括去除第Ⅱ区上方的光刻胶层(未示出)，并刻蚀除去部分位于第Ⅱ区伪栅110两侧的第二侧墙材料层122a和第一侧墙材料层121a，以暴露第Ⅱ区的部分鳍部100。同样的，保留在第Ⅱ区伪栅110两侧壁的为第一侧墙121和第二侧墙122。
同样的，需要说明的是，在本发明的其他实施例中，由于没有形成第二侧墙材料层122a，则后续保留在第Ⅱ区伪栅110两侧壁的仅为第一侧墙121。
在暴露第Ⅱ区的部分鳍部100后，还包括：在第Ⅱ区伪栅110两侧的鳍部100内形成第二源/漏区132。第二源/漏区132用于实现后续器件的导通。明显的，在本发明实施例中，形成第二源/漏区132后，第二源/漏区132暴露，而第一源/漏区131被第一保护层141覆盖。
由于本发明实施例的第Ⅰ区为PMOS区，第Ⅱ区为NMOS区，所以第二源/漏区132的材料包括SiP。在本发明的另一个实施例中，第Ⅰ区为NMOS区，第Ⅱ区为PMOS区，所以第二源/漏区132的材料包括SiGe。
请参考图4，形成第二保护层142。
当第一源/漏区131和第二源/漏区132形成后，需要将第一源/漏区131和第二源/漏区132完全暴露出来，以便于进行后续工艺。为了避免刻蚀第一保护层141以暴露第一源/漏区131的刻蚀工艺对第二源/漏区132过度刻蚀而造成破坏，在本发明实施例中，形成第二源/漏区132后，还包括形成覆盖第一保护层141、第Ⅱ区鳍部100和第Ⅱ区伪栅110的第二保护层142。
形成第二保护层142的材料包括：氧化物、SiON、SiCN、SiOCN中的一种或多种组合。具体的，在本发明实施例中，第二保护层142的材料为SiO2。在本发明的其他实施例中，第二保护层142的材料还可以是其他的氧化物，在这里不做具体限制。
形成第二保护层142的工艺包括：高深宽比填充工艺(HARP)或者原子层沉积工艺(ALD)。在这里，需要说明的是，高深宽比是指所要填充空间的宽度范围小于空间的深度范围，而且相差较大。由于第二保护层142形成的位置高低不平齐，而且相邻伪栅110之间的距离比较近，上述两种形成工艺能够很好填充在较窄的空间内，而且形成材料的结构比较致密。具体的，在本发明实施例中，形成第二保护层142的工艺为ALD工艺。
第二保护层142的厚度尺寸为h，如图4所示。h的范围为1nm～10nm(在这里，厚度尺寸为大于等于1nm，小于等于10nm，即范围包括端点数值，下文的范围表述与此处的意义相同)。具体的，在本发明实施例中，第二保护层142的厚度为8nm。在本发明的另一个实施例中，第二保护层142的厚度为6nm。在本发明的又一个实施例中，第二保护层142的厚度为4nm。
请参考图5，选择性刻蚀位于第Ⅰ区上方的保护层。
为了保留第Ⅱ区上方的第二保护层142，在刻蚀第Ⅰ区上方的保护层之前，还要形成掩膜层150。掩膜层150覆盖第Ⅱ区对应的位置且暴露第Ⅰ区对应的位置，并以掩膜层150为掩膜选择性刻蚀位于第Ⅰ区上方的保护层。
刻蚀位于第Ⅰ区上方的保护层是为了调整第Ⅰ区余下保护层的厚度，以便和第Ⅱ区上方的第二保护层142厚度相适应。这里需要说明的是，在本发明的实施例中，位于第Ⅰ区上方的保护层是指位于第Ⅰ区上方的第一保护层141和/或第二保护层142。同样的，位于第Ⅰ区上方余下的保护层是指刻蚀之后位于第Ⅰ区上方余下的第二保护层142和/或第一保护层141。同样的，第Ⅱ区上方保护层是指第Ⅱ区上方的第二保护层142。后续不同区域保护层的意义与此处相同，下文不再赘述。
在本发明实施例中，选择性刻蚀位于第Ⅰ区上方的第二保护层142的工艺包括氢氟酸湿法刻蚀工艺。氢氟酸湿法刻蚀工艺的工艺参数包括：氢氟酸中HF的体积为VHF，水的体积为V水，则200≤V水：VHF≤1000，刻蚀时间范围为10s～50s，刻蚀温度范围为20℃～25℃。具体的，在本发明实施例中，氢氟酸湿法刻蚀工艺的工艺参数包括：V水：VHF＝400，刻蚀时间为20s，刻蚀温度为22℃。在本发明的另一个实施例中，氢氟酸湿法刻蚀工艺的工艺参数包括：V水：VHF＝750，刻蚀时间为45s，刻蚀温度为24℃。刻蚀方向如图5中箭头方向所示。
刻蚀完成后，第Ⅰ区上方余下的保护层的厚度与第Ⅱ区上方的第二保护层142厚度相适应，以便于后续能够将两个区域的保护层同步刻蚀去除，避免其中一个区域的源/漏区被过度刻蚀而破坏，最终降低半导体器件的性能。
在本发明的实施例中，第Ⅰ区上方余下的保护层厚度与第Ⅱ区上方的第二保护层142厚度的关系可以根据形成这两种保护层的材料被刻蚀的难易程度进行选择。当第一保护层141较难刻蚀时，第Ⅰ区上方余下的保护层的厚度小于第Ⅱ区上方的第二保护层142的厚度。当第一保护层141和第二保护层142被刻蚀的难易程度相当时，第Ⅰ区上方余下的保护层的厚度与第Ⅱ区上方的第二保护层142的厚度近似相等。当第二保护层142较难被刻蚀时，第Ⅰ区上方余下的保护层的厚度大于第Ⅱ区上方的第二保护层142的厚度。具体的，在本发明实施例中，第Ⅰ区上方余下的保护层均为第一保护层141，第Ⅰ区上方余下的保护层厚度略大于第Ⅱ区上方的第二保护层142的厚度。在本发明的另一个实施例中，第Ⅰ区上方余下的保护层包括第一保护层141和位于第一保护层141上方的未被刻蚀而余下的第二保护层142。明显的，第Ⅰ区上方余下的保护层厚度大于第Ⅱ区上方的第二保护层142的厚度。在本发明的又一个实施例中，刻蚀保护层时，在对第Ⅰ区上方的第二保护层142刻蚀结束后，还继续刻蚀部分第一保护层141，则第Ⅰ区上方余下的保护层只包括未被刻蚀而余下的部分第一保护层141。明显的，第Ⅰ区上方余下的保护层的厚度小于第Ⅱ区上方的第二保护层142的厚度。
请参考图6，去除第Ⅱ区上的掩膜层，暴露第Ⅱ区上的第二保护层142。
暴露第Ⅱ区上的第二保护层142便于后续进行进一步的刻蚀，以实现将两个区域的保护层同步刻蚀去除的目标，进而同步暴露两个区域的源/漏区。
请参考图7，刻蚀第一保护层和第二保护层，同步暴露第一源/漏区131和第二源/漏区132。
暴露第一源/漏区131和第二源/漏区132是为了后续形成进一步的器件结构。同步暴露能够避免某一个源/漏区被过度刻蚀而结构破坏。
在本发明的实施例中，刻蚀第一保护层和第二保护层的工艺包括磷酸湿法刻蚀工艺。磷酸湿法刻蚀工艺的工艺参数包括：磷酸的浓度范围为75％～80％，刻蚀时间范围为30s～80s，刻蚀的温度范围为120℃～170℃。具体的，在本发明实施例中，磷酸的浓度为77％，刻蚀时间为45s，刻蚀温度为145℃。在本发明的另一个实施例中，磷酸的浓度为78％，刻蚀时间为60s，刻蚀温度为155℃。在本发明的又一个实施例中，磷酸的浓度为79％，刻蚀时间为75s，刻蚀温度为160℃。刻蚀方向如图7中箭头方向所示。
在本发明的实施例中，磷酸湿法刻蚀工艺对第一保护层和对第二保护层具有一定的刻蚀选择比(刻蚀选择比是指该刻蚀工艺对第一保护层和对第二保护层刻蚀速率的比值)。刻蚀选择比大于等于15。具体的，在本发明的一个实施例中，磷酸湿法刻蚀工艺对第一保护层和对第二保护层的刻蚀选择比为20。在本发明的另一个实施例中，磷酸湿法刻蚀工艺对第一保护层和对第二保护层的刻蚀选择比为30。
在这里，需要说明的是，在本发明的其他实施例中，上述的刻蚀选择比还可以更小。如上文所述，可以根据形成第一保护层和第二保护层的材料被刻蚀的难易程度进行选择，在这里不做具体限制。
在本发明实施例中，暴露第一源/漏区131和第二源/漏区132后，由于表面形貌不平整，在暴露的第一源/漏区131或第二源/漏区132上还会有部分保护层残留。因此在暴露的第一源/漏区131和第二源/漏区132后，还包括对伪栅110两侧的鳍部100表面进行氢氟酸湿法刻蚀工艺，以去除第一保护层或第二保护层的残留。由于残留的第一保护层或第二保护层很少，因此此处的氢氟酸湿法刻蚀工艺对第一源/漏区131和第二源/漏区132的刻蚀损耗可以忽略。
在一种半导体器件的形成方法中，形成第二源/漏区后直接形成覆盖第Ⅱ区的掩膜层，然后将覆盖在第Ⅰ区上的第一保护层去除，之后再去除掩膜层，这样的刻蚀过程使得两个区域上方的保护层或者掩膜层不能够被同步刻蚀去除，导致第一源/漏区过度刻蚀，进而破坏第一源/漏区的结构，降低半导体器件的性能，降低芯片的良率。
而本发明实施例在刻蚀第一保护层之前，又形成第二保护层，然后调整第Ⅰ区和第Ⅱ区上方保护层的厚度，使得两者的厚度尺寸相适应，再采用湿法刻蚀工艺同步去除第Ⅰ区和第Ⅱ区上方的保护层，进而同步暴露第一源/漏区和第二源/漏区，避免第一源/漏区被过度刻蚀而出现结构的破坏，提高了半导体器件的性能和芯片的良率。
综上所述，本发明实施例公开的半导体器件的形成方法，在鳍部上的第一源/漏区和第二源/漏区分别形成保护层，然后再同步去除保护层，同步暴露第一源/漏区和第二源/漏区，避免第一源/漏区被过度刻蚀而造成结构的破坏，提高了半导体器件的性能和芯片的良率。
至此，已经详细描述了本发明。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (13)

1.一种半导体器件的形成的方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底上形成有包括第Ⅰ区和第Ⅱ区的鳍部，所述鳍部顶部形成有伪栅；
形成覆盖所述伪栅侧壁的第一侧墙；
在所述第Ⅰ区伪栅两侧的所述鳍部内形成第一源/漏区；
形成覆盖所述第一源/漏区的第一保护层；
在所述第Ⅱ区伪栅两侧所述鳍部内形成第二源/漏区；
形成覆盖所述第二源/漏区和所述第一保护层的第二保护层；
刻蚀形成于所述第Ⅰ区上方的保护层，使所述第Ⅰ区上方余下保护层的厚度与位于所述第Ⅱ区的所述第二保护层的厚度相适应；和
再同步刻蚀所述第Ⅰ区和所述第Ⅱ区上方的保护层，同步暴露所述第一源/漏区和所述第二源/漏区。
2.根据权利要求1所述的半导体器件的形成的方法，其特征在于，形成所述第二保护层的材料包括：氧化物、SiON、SiCN、SiOCN中的一种或多种组合。
3.根据权利要求2所述的半导体器件的形成的方法，其特征在于，刻蚀位于所述第Ⅰ区上方保护层的工艺包括氢氟酸湿法刻蚀工艺，所述氢氟酸湿法刻蚀工艺的参数包括：氢氟酸中HF的体积为VHF，水的体积为V水，则200≤V水：VHF≤1000，刻蚀时间范围为10s～50s，刻蚀温度范围为20℃～25℃。
4.根据权利要求2所述的半导体器件的形成的方法，其特征在于，同步刻蚀所述第Ⅰ区和所述第Ⅱ区上方的保护层的工艺包括磷酸湿法刻蚀工艺，所述磷酸湿法刻蚀工艺的参数包括：磷酸的浓度范围为75％～80％，刻蚀时间范围为30s～80s，刻蚀的温度范围为120℃～170℃。
5.根据权利要求4所述的半导体器件的形成的方法，其特征在于，所述磷酸湿法刻蚀工艺对所述第一保护层和对所述第二保护层的刻蚀选择比大于等于15。
6.根据权利要求5所述的半导体器件的形成的方法，其特征在于，形成所述第一保护层的材料包括SiN。
7.根据权利要求1所述的半导体器件的形成的方法，其特征在于，在形成覆盖所述第二源/漏区和所述第一保护层的所述第二保护层后，还包括：
形成覆盖对应的所述第Ⅱ区且暴露对应的所述第Ⅰ区的掩膜层，和以所述掩膜层为掩膜刻蚀位于所述第Ⅰ区上方的保护层。
8.根据权利要求1所述的半导体器件的形成的方法，其特征在于，所述第二保护层的厚度尺寸范围为1nm～10nm。
9.根据权利要求8所述的半导体器件的形成的方法，其特征在于，形成所述第二保护层的工艺包括：高深宽比填充工艺或者原子层沉积工艺。
10.根据权利要求1所述的半导体器件的形成的方法，其特征在于，形成所述第一侧墙的工艺步骤包括：
形成覆盖所述鳍部表面和所述伪栅表面的第一侧墙材料层；和
刻蚀形成于所述鳍部表面的所述第一侧墙材料层，保留形成于所述伪栅侧壁的所述第一侧墙材料层，即所述第一侧墙。
11.根据权利要求10所述的半导体器件的形成的方法，其特征在于，形成所述第一侧墙材料层后，还包括形成覆盖所述第一侧墙材料层的第二侧墙材料层。
12.根据权利要求11所述的半导体器件的形成的方法，其特征在于，所述第二侧墙材料层的材料包括SiN。
13.根据权利要求3所述的半导体器件的形成的方法，其特征在于，同步暴露所述第一源/漏区和所述第二源/漏区后，还包括对所述伪栅两侧的所述鳍部表面进行所述氢氟酸湿法刻蚀工艺，以去除所述第一源/漏区和所述第二源/漏区顶部残留的所述第一保护层或所述第二保护层。
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