CN111599401A - 能够对地址进行加扰的半导体系统 - Google Patents

能够对地址进行加扰的半导体系统 Download PDF

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Abstract

提供一种能够对地址进行加扰的半导体系统。根据一个实施例的半导体系统包括模块控制器和被配置为从模块控制器接收逻辑地址的多个半导体芯片。该半导体系统还包括多个加扰电路，其为多个半导体芯片中的每个半导体芯片提供加扰电路，所述多个加扰电路被配置为接收逻辑地址并且针对多个半导体芯片输出对应物理地址。多个加扰电路中的每个加扰电路被配置为接收相同的逻辑地址并且输出与由多个加扰电路的其他加扰电路输出的物理地址不同的对应物理地址。

Description

能够对地址进行加扰的半导体系统
相关申请的交叉引用
本申请要求于2019年2月20日向韩国知识产权局提交的申请号为10-2019-0019706的韩国专利申请的优先权，其通过引用整体合并于此。
技术领域
各种实施例总体而言涉及一种半导体系统，并且更具体地，涉及一种能够对地址进行加扰(scramble)的半导体系统。
背景技术
通常，半导体存储器件可以包括被划分为多个组的多个存储单元。存储单元可以按所述组来被控制。存储单元组可以被称为存储单元阵列或MAT。控制块可以布置在存储单元阵列之间的边界处。存储单元阵列可以由控制块来单独地控制。
可以在与控制块相邻的存储单元(在下文中，被称为相邻单元)与远离控制块的存储单元(在下文中，被称为远单元)之间产生信号传输特性之间的差异。特别地，在使用相变材料作为开关元件和储存介质的交叉点阵列中，可能在相邻单元中频繁产生错误。
与此同时，半导体集成电路器件的错误比特位测试可以对半导体芯片单元、存储体单元或MAT单元执行。可以对半导体芯片、存储体和MAT同时执行错误比特位测试。当测试相邻单元时，与其他区域相比，相邻单元中的错误率可能会显著地增大。尽管考虑到存储体和MAT，相邻单元区域中的错误可能不会达到令人担忧的程度，但是误差率的瞬时增大可能导致半导体芯片、存储体和MAT的低成品率。
发明内容
根据本公开的一个实施例，半导体系统包括模块控制器和被配置为从模块控制器接收逻辑地址的多个半导体芯片。该半导体系统还包括多个加扰电路，其为多个半导体芯片中的每个半导体芯片提供加扰电路，所述多个加扰电路被配置为接收逻辑地址并且针对多个半导体芯片输出对应物理地址。多个加扰电路中的每个加扰电路被配置为接收相同的逻辑地址并且输出与由多个加扰电路的其他加扰电路输出的物理地址不同的对应物理地址。
根据本公开的另一个实施例，一种半导体系统包括模块基板和安装在模块基板上的多个半导体芯片。该半导体系统还包括模块控制器，该模块控制器被配置为向每个半导体芯片提供逻辑地址和地址比特位测试命令。该半导体系统还包括加扰电路，其为每个半导体芯片提供加扰电路，该加扰电路被配置为基于地址比特位测试命令来将逻辑地址转换为物理地址。加扰电路被配置为针对被给定相同逻辑地址的每个半导体芯片产生不同的物理地址。
附图说明
从下面结合附图的详细描述中，将更清楚地理解本公开的主题的上述和其他方面、特征和优点，其中：
图1是示出根据一个实施例的半导体模块的框图；
图2是示出根据一个实施例的加扰电路的框图；
图3是示出图2的行加扰电路的电路图；
图4是示出图2的列加扰电路的电路图；
图5、图6和图7是示出根据一个实施例的行地址加扰操作的示图；
图8、图9和图10是示出根据一个实施例的列地址加扰操作的示图；以及
图11A、图11B和图11C是示出根据半导体芯片的位置的比特位错误率的曲线图。
具体实施方式
参考附图更详细地描述了本公开的各种实施例。附图是各种实施例(和中间结构)的示意图。如此，可以预期由于例如制造技术和/或公差而导致图示的配置和形状的变化。因此，所描述的实施例不应被解释为限于本文中所示的特定配置和形状，而是可以包括配置的偏差和形状的偏差，不脱离如所附权利要求中所限定的本公开的精神和范围。
本文参考理想实施例的截面图和/或平面图来描述本公开。然而，不应将本公开的所描述和/或示出的实施例解释为限制本公开。尽管示出并描述了本公开的一些实施例，但是本领域普通技术人员将理解，可以在不脱离本公开的原理和精神的情况下对这些实施例进行改变。
图1是示出根据一个实施例的半导体模块的框图。
参考图1，半导体模块100可以包括模块基板101、模块控制器120和多个半导体芯片140a～140c。如本文中所使用的，波浪号“～”指示组件的范围。例如，“140a～140c”表示图1所示的半导体芯片140a、140b和140c。
例如，半导体模块100可以包括双列直插式存储模块(DIMM)。
模块控制器120可以通过控制总线B1从主机存储器控制器10接收命令CMD和地址ADD。模块控制器120可以经由存储排(rank)选择总线B2从主机存储器控制器10接收芯片选择信号CS。模块控制器120可以经由数据总线B3向主机存储器控制器10发送数据DATA/从主机存储器控制器10接收数据DATA。即，模块控制器120可以用作半导体芯片140a～140c与主机存储器控制器10之间的接口。模块控制器120可以缓冲从主机存储器控制器10提供的命令CMD、地址ADD和芯片选择信号CS。然后模块控制器120可以将缓冲的命令CMD、缓冲的地址ADD和缓冲的芯片选择信号CS发送到半导体芯片140a～140c。此外，模块控制器120可以控制经由内部总线IB1或IB3发送到半导体芯片140a～140c的信号CMD、ADD和CS的输入时序。模块控制器120可以经由内部总线IB2向半导体芯片140a～140c发送数据DATA/从半导体芯片140a～140c接收数据DATA。
半导体芯片140a～140c中的每个可以包括各种存储器(诸如动态随机存取存储器(DRAM)、相变随机存取存储器(PCRAM)等)中的任意一种。在一个实施例中，半导体模块100可以包括三个半导体芯片140a～140c。
半导体芯片140a～140c中的每个可以分别包括加扰电路150a～150c中各自的加扰电路。加扰电路150a～150c中的每个可以接收地址ADD(例如，从模块控制器120输入的逻辑地址)，以由半导体芯片140a～140c产生各种物理地址。例如，加扰电路150a～150c可以布置在半导体芯片140a～140c的控制块(例如，状态机)中。
图2是示出根据一个实施例的加扰电路的框图，图3是示出图2中的行加扰电路的电路图，以及图4是示出图2中的列加扰电路的电路图。
参考图2，加扰电路150a～150c中的每个可以包括行加扰电路151和列加扰电路152。
行加扰电路151可以接收在从模块控制器120提供的地址之中的行地址RA，以产生加扰行地址SRA。
列加扰电路152可以接收在从模块控制器120提供的地址之中的列地址CA，以产生加扰列地址SCA。
参考图3，行加扰电路151可以包括多个行加扰逻辑电路1510-0～1510-2和多个行偏移储存电路1515-0～1515-2。行加扰逻辑电路1510-0～1510-2的数量和行偏移储存电路1515-0～1515-2的数量可以与行地址RA中的比特位的数量相对应。例如，行地址可以包括三个比特位地址RA0～RA2，并且列地址可以包括三个比特位地址CA0～CA2。
第一行加扰逻辑电路1510-0可以接收在第一行偏移储存电路1515-0中的第一偏移行地址比特位ORA0和行地址的第一比特位RA0，以输出加扰行地址的第一比特位信号SRA0。
第二行加扰逻辑电路1510-1可以接收在第二行偏移储存电路1515-1中的第二偏移行地址比特位ORA1和行地址的第二比特位RA1，以输出加扰行地址的第二比特位信号SRA1。
第三行加扰逻辑电路1510-2可以接收在第三行偏移储存电路1515-2中的第三偏移行地址比特位ORA2和行地址的第三比特位RA2，以输出加扰行地址的第三比特位信号SRA2。
第一行加扰逻辑电路至第三行加扰逻辑电路1510-0～1510-2的输出信号SRA0、SRA1和SRA2的组合可以是用于选择半导体芯片140a～140c中的字线的物理行地址。例如，物理行地址的第一比特位可以是SRA0，物理行地址的第二比特位可以是SRA1，以及物理行地址的第三比特位可以是SRA2。
例如，第一行加扰逻辑电路至第三行加扰逻辑电路1510-0～1510-2可以包括异或(XOR)门。例如，当行地址比特位RA0～RA2可以与偏移行地址比特位ORA0～ORA2基本相同时，行加扰逻辑电路1510-0～1510-2可以输出低电平的信号作为加扰行地址比特位。相反，当行地址比特位RA0～RA2可以与偏移行地址比特位ORA0～ORA2不同时，行加扰逻辑电路1510-0～1510-2可以输出高电平的信号作为加扰行地址比特位。
第一行偏移储存电路至第三行偏移储存电路1515-0～1515-2可以包括寄存器。第一行偏移储存电路至第三行偏移储存电路1515-0～1515-2可以响应于控制信号CON而向行加扰逻辑电路1510-0～1510-2选择性地提供偏移行地址比特位ORA0～ORA2。控制信号CON可以包括模式寄存器设置(MRS)命令或使用熔丝的信号。控制信号CON可以是用于对地址比特位测试模式进行使能的命令信号。可以从模块控制器120提供控制信号CON。当可能会需要地址加扰时，控制信号CON可以在操作地址比特位测试中被使能以驱动行加扰电路151。
此外，行偏移储存电路1515-0～1515-2中的信息可以按半导体芯片140a～140c而彼此不同，以选择在半导体芯片140a～140c中的不同位置处的字线。
参考图4，列加扰电路152可以具有与行加扰电路151的配置基本相同的配置。即，列加扰电路152可以包括与列地址比特位的数量相对应的列加扰逻辑电路1520-0～1520-2以及与列地址比特位的数量相对应的列偏移储存电路1525-0～1525-2。
列加扰逻辑电路1520-0～1520-2中的每个可以接收在列偏移储存电路1525-0～1525-2中的偏移列地址比特位OCA0～OCA2和列地址比特位CA0～CA2，以输出加扰列地址比特位SCA0～SCA2。
此外，列偏移储存电路1525-0～1525-2中的信息可以按半导体芯片140a～140c而彼此不同，以选择在半导体芯片140a～140c中的不同位置处的位线。
图5至图7示出了根据一个实施例的行地址加扰操作。
例如，第一半导体芯片140a的第一行偏移储存电路至第三行偏移储存电路1515-0～1515-2可以将数据的“0”储存为偏移行地址的第一比特位至第三比特位ORA0、ORA1和ORA2。第二半导体芯片140b的第一行偏移储存电路至第三行偏移储存电路1515-0～1515-2可以将数据的“0”、“1”和“0”储存为偏移行地址的第一比特位至第三比特位ORA0、ORA1和ORA2。第三半导体芯片140c的第一行偏移储存电路至第三行偏移储存电路1515-0～1515-2可以将数据的“1”、“0”和“1”储存为偏移行地址的第一比特位至第三比特位ORA0、ORA1和ORA2。可以将具有“000”作为地址比特位的逻辑行地址从模块控制器120输入到第一半导体芯片至第三半导体芯片140a～140c。
第一半导体芯片140a的第一行加扰逻辑电路至第三行加扰逻辑电路1510-0～1510-2可以对在第一行偏移储存电路至第三行偏移储存电路1515-0～1515-2中的偏移行地址比特位ORA0、ORA1和ORA2(例如，“000”)和逻辑行地址比特位RA0、RA1和RA2(例如“000”)执行异或运算，以输出加扰行地址比特位SRA0、SRA1和SRA2(例如“000”)。因此，如图5所示，包括加扰地址比特位SRA0、SRA1和SRA2的加扰行地址可以是用于选择第一半导体芯片140a中的字线的物理行地址。包括“000”地址比特位的物理行地址可以由第一半导体芯片140a中的行解码电路进行解码。可以选择第一半导体芯片140a中与包括“000”地址比特位的物理行地址相对应的第一字线WL0。
参考图6，第二半导体芯片140b的第一行加扰逻辑电路至第三行加扰逻辑电路1510-0～1510-2可以对在第二半导体芯片140b的第一行偏移储存电路至第三行偏移储存电路1515-0～1515-2中的偏移行地址比特位(例如，“010”)和逻辑行地址比特位RA0、RA1和RA2(例如，“000”)执行异或运算，以输出加扰行地址比特位SRA0SRA1和SRA2(例如“010”)。具有“010”加扰地址比特位的加扰行地址可以作为物理行地址被输入到第二半导体芯片140b中。物理行地址的“010”地址比特位可以由第二半导体芯片140b中的行解码电路(未示出)进行解码。可以选择第二半导体芯片140b中与包括“010”地址比特位的物理行地址相对应的第三字线WL2。
参考图7，第三半导体芯片140c的第一行加扰逻辑电路至第三行加扰逻辑电路1510-0～1510-2可以对在第三半导体芯片140c的第一行偏移储存电路至第三行偏移储存电路1515-0～1515-2中的偏移行地址比特位(例如，“101”)和逻辑行地址比特位RA0、RA1和RA2(例如，“000”)执行异或运算，以输出加扰行地址比特位SRA0、SRA1和SRA2(例如“101”)。加扰行地址比特位SRA0、SRA1和SRA2(例如“101”)可以作为物理行地址被输入到第三半导体芯片140c中。包括“101”地址比特位的物理行地址可以由第三半导体芯片140c中的行解码电路进行解码。可以选择第三半导体芯片140c中与包括“101”地址比特位的物理行地址相对应的第六字线WL5。
当用于选择与控制块相邻的第一字线WL0的、包括“000”地址比特位的逻辑行地址被输入到半导体芯片140a～140c中时，第一半导体芯片140a可以选择与包括“000”地址比特位的逻辑行地址相对应的第一字线WL0。第二半导体芯片140b和第三半导体芯片140c可以通过加扰电路150b和150c的操作分别选择第三字线WL2和第六字线WL5。因此，相对于包括“000”地址比特位的逻辑行地址，半导体芯片140a～140c中的每个可以选择与不同物理行地址相对应的字线。
图8至图10示出根据一个实施例的列地址加扰操作。
例如，第一半导体芯片140a的第一列偏移储存电路至第三列偏移储存电路1525-0～1525-2可以将数据的“0”储存为偏移列地址的第一比特位至第三比特位OCA0、OCA1和OCA2。第二半导体芯片140b的第一列偏移储存电路至第三列偏移储存电路1525-0～1525-2可以将数据的“0”、“1”和“0”储存为偏移列地址的第一比特位至第三比特位OCA0、OCA1和OCA2。第三半导体芯片140c的第一列偏移储存电路至第三列偏移储存电路1525-0～1525-2可以将数据的“1”、“0”和“1”储存为偏移列地址的第一比特位至第三比特位OCA0、OCA1和OCA2。具有“010”作为地址比特位的逻辑列地址可以被从模块控制器120输入到第一半导体芯片至第三半导体芯片140a～140c。
参考图8，第一半导体芯片140a的第一列加扰逻辑电路至第三列加扰逻辑电路1520-0～1520-2可以执行在第一列偏移储存电路至第三列偏移储存电路1525-0～1525-2中偏移列地址比特位OCA0、OCA1和OCA2(例如，“000”)和逻辑列地址比特位CA0、CA1和CA2(例如，“010”)执行异或运算，以输出加扰列地址比特位SCA0、SCA1和SCA2(例如，“010”)。因此，加扰列地址比特位SCA0、SCA1和SCA2(例如，“010”)可以是用于选择第一半导体芯片140a中的位线的物理列地址。物理列地址的“010”地址比特位可以由第一半导体芯片140a中的列解码电路进行解码。可以选择第一半导体芯片140a中与物理列地址的“010”地址比特位相对应的第三位线BL2。因为偏移列地址比特位OCA0、OCA1和OCA2可以全为“0”，所以可以不发生地址加扰。
参考图9，第二半导体芯片140b的第一列加扰逻辑电路至第三列加扰逻辑电路1520-0～1520-2可以对在第二半导体芯片140b的第一列偏移储存电路至第三列偏移储存电路1525-0～1525-2中的偏移列地址比特位(例如，“010”)和逻辑列地址比特位CA0、CA1和CA2(例如，“010”)执行异或运算，以输出包括“000”地址比特位的加扰列地址比特位SCA0、SCA1和SCA2。具有“000”加扰地址比特位的加扰列地址可以作为物理列地址被输入到第二半导体芯片140b中。可以选择第二半导体芯片140b中与包括“000”地址比特位的物理列地址相对应的第一位线BL0。
参考图10，第三半导体芯片140c的第一列加扰逻辑电路至第三列加扰逻辑电路1520-0～1520-2可以对在第三半导体芯片140c的第一列偏移储存电路至第三列偏移储存电路1525-0～1525-2中的偏移列地址比特位(例如101)和逻辑列地址比特位CA0、CA1和CA2(例如，“010”)执行异或运算，以输出加扰列地址比特位SCA0、SCA1和SCA2(例如，“111”)。加扰列地址比特位SCA0、SCA1和SCA2(例如“111”)可以作为物理列地址被输入到第三半导体芯片140c中。可以选择第三半导体芯片140c中与包括“111”地址比特位的物理列地址相对应的第八位线BL7。
结果，相对于包括“010”地址比特位的逻辑列地址，半导体芯片140a～140c中的每个可以选择与不同物理列地址相对应的位线。
根据示例性实施例，可以通过半导体芯片140a～140c中的加扰电路150a～150c来选择相对于所选则的逻辑地址根据半导体芯片140a～140c而不同的物理地址。因此，当可以测试与控制块相邻的存储单元时，错误发生率可能不会被集中。
图11A、图11B和图11C是示出根据半导体芯片的位置的比特位错误率(BER)的曲线图。图11A示出了第一半导体芯片140a的BER，并且图11B示出了第二半导体芯片140b的BER。
当模块控制器120或主机存储器控制器发送比特位错误测试命令时，例如，将控制信号CON发送到半导体芯片140a～140c的每个地址，可以执行该地址的错误比特位测试。
因为用于不改变逻辑地址的偏移地址可以被储存在第一半导体芯片140a的加扰电路150a中，所以逻辑地址可以对应于第一半导体芯片140a的物理地址。因此，第一半导体芯片140a的比特位错误率可以从与控制块相邻的“A”区域经由“B”区域而向远离控制块的“C”区域循序地减小，“B”区域在“A”区域与“C”区域之间。
第二半导体芯片140b的加扰电路150b可以产生在与逻辑地址的位置不同的位置处的物理地址。因此，如图11B所示，尽管逻辑地址可以指示位于“A”区域中的存储单元，但是第二半导体芯片140b的物理地址可以指示位于“C”区域中的存储单元。此外，尽管逻辑地址可以指示位于“C”区域中的存储单元，但是第二半导体芯片140b的物理地址可以指示位于“A”区域中的存储单元。图11B中的(A)、(B)和(C)可以指示物理地址。因此，第二半导体芯片140b的比特位错误率可以与第一半导体芯片140a的比特位错误率相反。
图11C表示第一半导体芯片140a和第二半导体芯片140b的BER(比特位错误率)加扰结果。
参考图11A和图11B，第一半导体芯片140a的“A”中的错误发生频率可以比第二半导体芯片140b的“B”中的错误发生频率高。因此，当对第一半导体芯片140a和第二半导体芯片140b的BER结果进行加扰时，可以将第一半导体芯片140a与第二半导体芯片140b的平均BER向下标准化为第二区域(B)的BER。
因此，可以防止因由于错误集中在特定区域上而引起错误率暂时增大为不小于临界值(TH)而导致的将半导体芯片确定为异常。虽然关于图11A～11C使用两个半导体芯片来描述加扰原理，但是其他实施例不限于任何特定数量的半导体芯片。
上述实施例旨在说明而非限制本公开。各种替代和等效实施例是可能的。本公开不限于本文中所描述的实施例。本公开也不限于任何特定类型的半导体器件。本公开的其他增加、减少或修改旨在落入所附权利要求的范围内。

Claims (17)

1.一种半导体系统，包括：
模块控制器；
多个半导体芯片，其被配置为从所述模块控制器接收逻辑地址；以及
多个加扰电路，所述多个半导体芯片中的每个半导体芯片被提供一加扰电路，所述多个加扰电路被配置为接收所述逻辑地址并且针对所述多个半导体芯片输出对应物理地址，其中，所述多个加扰电路中的每个加扰电路被配置为接收相同的逻辑地址并且输出与由所述多个加扰电路中的其他加扰电路输出的物理地址不同的对应物理地址。
2.根据权利要求1所述的半导体系统，其中，为所述多个半导体芯片中的第一半导体芯片提供的第一加扰电路输出与由所述多个加扰电路接收的所述逻辑地址相同的物理地址。
3.根据权利要求1所述的半导体系统，其中，每个加扰电路包括：
行加扰电路，其被配置为接收所述逻辑地址之中的逻辑行地址并且输出加扰行地址作为物理行地址；以及
列加扰电路，其被配置为接收所述逻辑地址之中的逻辑列地址并且输出加扰列地址作为物理列地址。
4.根据权利要求3所述的半导体系统，其中，所述行加扰电路包括：
多个行偏移储存电路，其被配置为储存偏移行地址比特位；以及
多个行加扰逻辑电路，其被配置为对所述偏移行地址比特位和所述逻辑行地址的比特位进行逻辑运算以输出加扰行地址比特位，
其中，所述行偏移储存电路的数量和所述行加扰逻辑电路的数量对应于所述逻辑行地址的比特位数。
5.根据权利要求4所述的半导体系统，其中，所述行加扰逻辑电路包括异或门。
6.根据权利要求4所述的半导体系统，其中，所述行偏移储存电路包括寄存器。
7.根据权利要求4所述的半导体系统，其中，不同半导体芯片的不同加扰电路之间，所述行偏移储存电路中的所述偏移行地址比特位彼此不同。
8.根据权利要求3所述的半导体系统，其中，所述列加扰电路包括：
多个列偏移储存电路，其被配置为储存偏移列地址比特位；以及
多个列加扰逻辑电路，其被配置为对所述偏移列地址比特位和所述逻辑列地址的比特位进行逻辑运算以输出加扰列地址比特位，
其中，所述列偏移储存电路的数量和所述列加扰逻辑电路的数量对应于逻辑列地址的比特位数。
9.根据权利要求8所述的半导体系统，其中，所述列加扰逻辑电路包括异或门。
10.根据权利要求8所述的半导体系统，其中，所述列偏移储存电路包括寄存器。
11.根据权利要求8所述的半导体系统，其中，不同半导体芯片的不同加扰电路之间，所述列偏移储存电路中的所述偏移列地址比特位彼此不同。
12.根据权利要求1所述的半导体系统，还包括模块基板，在所述模块基板上安装有所述多个半导体芯片和所述模块控制器。
13.根据权利要求1所述的半导体系统，其中，所述加扰电路被配置为响应于控制信号而被选择性地驱动。
14.一种半导体系统，包括：
模块基板；
多个半导体芯片，其安装在所述模块基板上；
模块控制器，其被配置为向每个半导体芯片提供逻辑地址和地址比特位测试命令；以及
加扰电路，每个半导体芯片被提供一加扰电路，所述加扰电路被配置为基于所述地址比特位测试命令来将所述逻辑地址转换为物理地址，
其中，所述加扰电路被配置为针对被给定相同逻辑地址的每个半导体芯片产生不同的物理地址。
15.根据权利要求14所述的半导体系统，其中，每个加扰电路包括：
行加扰电路，其被配置为接收所述逻辑地址之中的逻辑行地址并且输出加扰行地址作为物理行地址；以及
列加扰电路，其被配置为接收所述逻辑地址之中的逻辑列地址并且输出加扰列地址作为物理列地址。
16.根据权利要求15所述的半导体系统，其中，所述行加扰电路包括：
多个行偏移储存电路，其被配置为储存偏移行地址比特位；以及
多个行加扰逻辑电路，其被配置为对所述偏移行地址比特位和所述逻辑行地址的比特位进行逻辑运算以输出加扰行地址比特位，
其中，所述行偏移储存电路的数量和所述行加扰逻辑电路的数量对应于所述逻辑行地址的比特位数。
17.根据权利要求15所述的半导体系统，其中，所述列加扰电路包括：
多个列偏移储存电路，其被配置为储存偏移列地址比特位；以及
多个列加扰逻辑电路，其被配置为对所述偏移列地址比特位和所述逻辑列地址的比特位进行逻辑运算以输出加扰列地址比特位，
其中，所述列偏移储存电路的数量和所述列加扰逻辑电路的数量对应于所述逻辑列地址的比特位数。
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