CN111585262A - 提供多个检测信号的esd保护电路 - Google Patents

提供多个检测信号的esd保护电路 Download PDF

Info

Publication number
CN111585262A
CN111585262A CN202010098135.1A CN202010098135A CN111585262A CN 111585262 A CN111585262 A CN 111585262A CN 202010098135 A CN202010098135 A CN 202010098135A CN 111585262 A CN111585262 A CN 111585262A
Authority
CN
China
Prior art keywords
node
detection signal
circuit
path
esd event
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010098135.1A
Other languages
English (en)
Inventor
蒙国轩
J·W·米勒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NXP USA Inc
Original Assignee
NXP USA Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NXP USA Inc filed Critical NXP USA Inc
Publication of CN111585262A publication Critical patent/CN111585262A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Power Conversion In General (AREA)

Abstract

本公开涉及提供多个检测信号的ESD保护电路。ESD保护电路包括用于检测ESD事件的检测电路。所述检测电路包括两个电流镜，每个电流镜用于提供两个检测信号。所述ESD保护电路包括驱动电路系统，所述驱动电路系统基于来自所述电流镜的所述检测信号响应于ESD事件产生到箝位电路的触发信号，使所述箝位电路导电。

Description

提供多个检测信号的ESD保护电路
技术领域
本发明涉及用于集成电路的静电放电(ESD)保护电路。
背景技术
一些集成电路包括静电放电(ESD)保护电路以保护集成电路的电路系统免受ESD事件。集成电路可发生的ESD事件的例子为其中外部物体(例如制造设备或人体)上积聚的静电荷放电到集成电路的导电结构(例如接合焊盘)。这种放电可在集成电路中产生异常高的电压和/或电流，从而可损坏集成电路的电路系统。ESD保护电路可包括检测电路以检测焊盘上ESD事件的发生，并且使箝位电路导电以将ESD事件的电荷放电到集成电路的接地轨。
发明内容
根据一种实施方式，一种电路包括：
第一电流镜，其联接到第一电力轨并且包括主装置和镜装置，所述第一电流镜包括：来自所述第一电流镜的所述主装置的电流电极的第一输出，所述第一输出被配置成提供指示ESD事件的第一检测信号；和来自所述第一电流镜的所述镜装置的电流电极的第二输出，所述第二输出被配置成提供指示所述ESD事件的第二检测信号；
第二电流镜，其联接到第二电力轨并且包括主装置和镜装置，所述第二电流镜包括：来自所述第二电流镜的所述主装置的电流电极的第一输出，所述第一输出被配置成提供指示所述ESD事件的第三检测信号；和来自所述第二电流镜的所述镜装置的电流电极的第二输出，所述第二输出被配置成提供指示所述ESD事件的第四检测信号；
第一触发路径，其包括接收所述第一检测信号、所述第二检测信号、所述第三检测信号和所述第四检测信号中的至少两个检测信号的输入和将第一触发信号提供到第一ESD箝位装置的输出，其中所述第一触发信号被配置成响应于所述ESD事件启用所述第一ESD箝位装置，其中所述第一触发信号基于所述第一检测信号、所述第二检测信号、所述第三检测信号和所述第四检测信号中的所述至少两个检测信号提供；和
第二触发路径，其包括接收所述第一检测信号、所述第二检测信号、所述第三检测信号和所述第四检测信号中的至少另一个检测信号的输入和将第二触发信号提供到第二ESD箝位装置的输出，其中所述第二触发信号被配置成响应于所述ESD事件启用所述第二ESD箝位装置，其中所述第二触发信号基于所述第一信号、所述第二信号、所述第三信号和所述第四信号中的至少所述另一个信号提供。
在一些实施方式中，所述第一触发路径包括：
一系列缓冲器，其中所述一系列缓冲器接收所述第一检测信号、所述第二检测信号、所述第三检测信号和所述第四检测信号中的所述至少两个检测信号中的至少一个检测信号，并且所述一系列缓冲器的输出连接到提供所述第一触发信号的输出节点；和
节点断言路径，其平行于所述一系列缓冲器的至少一部分并且包括接收所述第一检测信号、所述第二检测信号、所述第三检测信号和所述第四检测信号中的所述至少两个检测信号中的另一个检测信号的输入并且包括联接到所述一系列缓冲器的节点的输出。
在一些实施方式中，所述第二触发路径包括：
第二系列缓冲器，其包括接收所述第一检测信号、所述第二检测信号、所述第三检测信号和所述第四检测信号中的所述另一个检测信号的输入和连接到第二输出节点以提供所述第二触发信号的输出。
在一些实施方式中：
所述一系列缓冲器接收所述第二检测信号；
所述第一触发路径的所述节点断言路径的所述输入接收所述第一检测信号。
在一些实施方式中，所述第二系列缓冲器接收所述第四检测信号。
在一些实施方式中，所述第一电力轨的特征为电压比所述第二电力轨的电压高，并且其中：
所述一系列缓冲器接收所述第二检测信号；
所述第一触发路径的所述节点断言路径的所述输入接收所述第一检测信号。
在一些实施方式中，所述第一电力轨的特征为电压比所述第二电力轨的电压低，其中：
所述一系列缓冲器接收所述第二检测信号；
所述第一触发路径的所述节点断言路径的所述输入接收所述第一检测信号。
在一些实施方式中，所述第一触发路径的所述节点断言路径包括在所述第一电力轨和所述节点之间联接并且通过所述第一检测信号、所述第二检测信号、所述第三检测信号和所述第四检测信号中的所述至少两个检测信号中的所述另一个检测信号控制的装置，其中所述装置被配置成在所述ESD事件期间朝向所述第一电力轨的电压拉所述节点的电压。
在一些实施方式中，所述节点断言路径的特征为断言路径在ESD事件期间比所述一系列缓冲器更快地将所述节点的电压拉到断言电压。
在一些实施方式中，所述电路另外包括：
节点断言装置，其包括联接到所述第一触发路径的第一电路节点的第一电极、联接到所述第二电力轨的第二电流电极，和联接以接收所述第三检测信号或第四检测信号的控制电极，其中所述第一触发路径基于所述第一检测信号或第二检测信号中的至少一个检测信号断言所述第一触发信号。
在一些实施方式中，所述电路另外包括：
第二节点断言装置，其包括联接到所述第一触发路径的所述第一电路节点的第一电极、联接到所述第二电力轨的第二电流电极，和联接以接收所述第三检测信号或第四检测信号中的未由所述节点断言装置的控制电极接收的另一个检测信号的反相信号的所述控制电极。
根据另一实施方式，一种电路包括：
第一电流镜，其联接到第一电力轨并且包括主装置和镜装置，所述第一电流镜包括：来自所述第一电流镜的所述主装置的电流电极的第一输出，所述第一输出被配置成提供指示ESD事件的第一检测信号；和来自所述第一电流镜的所述镜装置的电流电极的第二输出，所述第二输出被配置成提供指示所述ESD事件的第二检测信号；
第二电流镜，其联接到第二电力轨并且包括主装置和镜装置，所述第二电流镜包括：来自所述第二电流镜的所述主装置的电流电极的第一输出，所述第一输出被配置成提供指示所述ESD事件的第三检测信号；和来自所述第二电流镜的所述镜装置的电流电极的第二输出，所述第二输出被配置成提供指示所述ESD事件的第四检测信号；
驱动电路系统，其被配置成：将第一触发信号提供到第一ESD箝位装置，其中所述第一触发信号在ESD事件期间断言以启用所述第一ESD箝位装置；和将第二触发信号提供到第二ESD箝位装置，其中所述第二触发信号在ESD事件期间断言以启用所述第二ESD箝位装置，其中所述驱动电路系统包括：
第一节点断言路径，其被配置成基于所述第一检测信号、所述第二检测信号、所述第三检测信号和所述第四检测信号中的至少第一个检测信号在ESD事件期间将在所述驱动电路系统中的第一电路节点的电压拉到所述第一电路节点的断言状态；
第二节点断言路径，其被配置成基于所述第一检测信号、所述第二检测信号、所述第三检测信号和所述第四检测信号中的至少第二个检测信号在ESD事件期间将在所述驱动电路系统中的第二电路节点的电压拉到所述第二电路节点的断言状态；和
第三节点断言路径，其被配置成基于所述第一检测信号、所述第二检测信号、所述第三检测信号和所述第四检测信号中的至少第三个检测信号在ESD事件期间将在所述驱动电路系统中的第三电路节点的电压拉到所述第三电路节点的断言状态。
在一些实施方式中：
所述第一电路节点在所述第一ESD箝位装置的控制电极处，并且所述第一节点断言路径基于所述第一检测信号或所述第二检测信号在所述ESD事件期间将所述第一电路节点的所述电压拉到所述第一电路节点的断言状态；
所述第二电路节点和所述第一电路节点为相同的电路节点，并且所述第二断言路径基于所述第一检测信号或所述第二检测信号中的至少另一个检测信号在所述ESD事件期间将所述第一电路节点的所述电压拉到所述第一电路节点的断言状态；并且
所述第二触发信号响应于所述第三电路节点断言，并且所述第三节点断言路径基于至少所述第三检测信号或第四检测信号在所述ESD事件期间将所述第三电路节点的所述电压拉到所述第三电路节点的断言状态。
在一些实施方式中：
所述第一节点断言路径包括第一装置，所述第一装置包括联接到所述第一电路节点的第一电流电极、联接到所述第二电力轨的第二电流电极，和联接以接收所述第三检测信号或第四检测信号中的一个检测信号的控制电极；
所述第一电路节点和所述第二电路节点为相同的电路节点，所述第二节点断言路径包括第二装置，所述第二装置包括联接到所述第一电路节点的第一电流电极、联接到所述第二电力轨的第二电流电极，和联接到断言状态取决于所述第三检测信号或第四检测信号中的另一个检测信号的节点的控制电极；并且
所述第三节点断言路径被配置成基于所述第一检测信号或第二检测信号在所述ESD事件期间将在所述驱动电路系统中的所述第三电路节点的所述电压拉到所述第三电路节点的断言状态，其中所述第一触发信号响应于至少所述第三电路节点断言。
在一些实施方式中，所述第三节点断言路径包括在所述第一电力轨和所述第一电路节点之间联接的具有相反导电类型的两个晶体管，其中所述两个晶体管中的每个晶体管的第一电流电极在所述第三电路节点处连接在一起。
在一些实施方式中，所述驱动电路系统另外包括：
第四节点断言路径，其被配置成基于所述第一检测信号、所述第二检测信号、所述第三检测信号和所述第四检测信号中的至少第四个检测信号在所述ESD事件期间将在所述驱动电路系统中的第四电路节点的电压拉到所述第四电路节点的断言状态。
在一些实施方式中：
所述第一节点断言路径被配置成基于所述第三检测信号或第四检测信号在ESD事件期间将在所述驱动电路系统中的所述第一电路节点的所述电压拉到所述第一电路节点的断言状态，其中所述第二触发信号响应于至少所述第一电路节点断言。
在一些实施方式中：
所述第一节点断言路径包括至少一个在所述第二电流镜和所述第一电路节点之间联接的缓冲器，所述至少一个缓冲器包括接收所述第三检测信号或所述第四检测信号中的一个检测信号的输入；
所述第二节点断言路径包括装置，所述装置包括联接到所述第一电路节点的第一电流电极、联接到所述第二电力轨的第二电流电极，和联接以接收所述第三检测信号或所述第四检测信号中的另一个检测信号的控制电极，其中所述第一电路节点和所述第二电路节点为相同的电路节点。
在一些实施方式中：
所述第一节点断言路径包括第一装置，所述第一装置包括联接到所述第一电路节点的第一电流电极、联接到所述第二电力轨的第二电流电极，和联接以接收所述第三检测信号或第四检测信号的控制电极，其中所述第二触发信号响应于至少所述第一电路节点断言；
所述第二电路节点和所述第一电路节点为相同的电路节点，并且所述第二节点断言路径基于所述第三检测信号或所述第四检测信号中的至少另一个检测信号在所述ESD事件期间将所述第一电路节点的所述电压拉到所述第一电路节点的断言状态；并且
所述第三节点断言路径被配置成基于所述第一检测信号或第二检测信号在所述ESD事件期间将在所述驱动电路系统中的所述第三电路节点的所述电压拉到所述第三电路节点的断言状态，其中所述第一触发信号响应于所述第三电路节点断言。
在一些实施方式中，所述第一检测信号和所述第二检测信号的特征为彼此互补，并且所述第三检测信号和所述第四检测信号的特征为彼此互补。
附图说明
通过参考附图，可更好地理解本发明，并且使其众多目标、特征和优点对本领域的技术人员显而易见。
图1为根据本发明的一个实施例的集成电路的一部分的电路图。
图2为根据本发明的一个实施例的图1的ESD保护电路的电路图。
图3为根据本发明的另一个实施例的图1的ESD保护电路的电路图。
图4为根据本发明的另一个实施例的ESD保护电路的电路图。
图5为根据本发明的另一个实施例的ESD保护电路的电路图。
除非另外指出，否则在不同附图中使用相同附图标号指示相同的物件。附图未必按比例绘制。
具体实施方式
下文阐述用于进行本发明的模式的详细描述。描述旨在示出本发明并且不应被认为是限制性的。
在本文中公开的一些实施例中，ESD保护电路包括用于检测ESD事件的检测电路。检测电路包括两个电流镜，每个电流镜用于提供两个检测信号。ESD保护电路包括驱动电路系统，该驱动电路系统响应于ESD事件产生到箝位电路的触发信号，使箝位电路导电。驱动电路系统包括节点断言路径，该节点断言路径响应于检测信号在ESD事件期间将驱动电路系统的电路节点拉到该电路节点的断言状态。在一些实施例中，使用多个检测信号和多条断言路径可允许按照速度和驱动强度调整触发信号。
图1为示出根据本发明的一个实施例的ESD保护电路的集成电路的一部分的电路图。集成电路101包括多个外部端子(例如焊盘)。在示出的实施例中，集成电路包括用于接收外部电源电压(例如3.3伏特)的VDD焊盘103、用于接收第二外部电源电压(例如地面)的VSS焊盘107，和用于接收和/或供应信息信号(例如离散或模拟)的I/O焊盘105。未示出用于执行集成电路的电路系统(例如处理电路系统、模拟电路系统、传感器、存储器)的预期功能的该电路系统。这类电路系统将联接以从焊盘103和焊盘107接收电源电压和联接以经由焊盘105转移信息。集成电路可包括更多焊盘(未示出)。在其它实施例中，集成电路可包括其它类型的外部端子(例如柱、凸块)。
在示出的实施例中，电路101包括二极管113、二极管119和二极管115，用于将来自ESD事件的电流从焊盘105或焊盘107分流到VDD电力轨106和升压总线108。升压总线的特征可为用于ESD电路系统的电力轨。在ESD事件期间，分流到升压总线108和VDD电力轨106的电流升高升压总线108的电压，使得触发电路121将断言触发信号TRIG1和触发信号TRIG2，以使导电箝位109和导电箝位111(在示出的实施例中被实施为NFET)将VDD轨106箝位到VSS轨110，使得ESD事件电流放电到轨110并且减小由于ESD事件引起的在集成电路101的电路系统上的大电压差。在焊盘107接地的情况下施加到焊盘105的ESD事件期间，高ESD电流(通常数量级为几安培)通过二极管113流到VDD轨106，然后经由箝位109和箝位111流到接地轨110。需要小得多的电流经由到升压总线108的二极管119为触发电路121供电。由于电流量值的这些差异，和两条电流路径中的相关IR降，触发电路121经历的升压总线电压通常远超过箝位109的漏极端子经历的VDD总线电压。结果为箝位109和箝位111的控制电极通常被驱动到远高于VDD总线电压。这可显著提高箝位109和箝位111的电导率，使得可在紧凑的区域中达到期望的箝位。
在示出的实施例中，集成电路101包括升压电路117，以允许在触发信号断言期间升压总线108上升到比VDD轨106高的电压，以便更强力地导通箝位109和箝位111，同时当触发信号不被断言时，将升压总线108和VDD轨106保持在相同的电位。在示出的实施例中，电路117包括电阻器123和PFET晶体管125，连接该PFET晶体管125的控制电极以接收TRIG2信号。在断言TRIG2信号之前，晶体管125导电，使得轨106和升压总线108处于大约相同的电位。一旦在ESD事件期间触发信号被断言，晶体管125就变得不导电，因此升压总线108可仍然维持在较高的电位，甚至当VDD轨106通过箝位109和箝位111箝位在低电位时。然而，在其它实施例中，升压电路117可具有其它配置。在一个实施例中，二极管119的大小设定为使得该二极管119将有限量的ESD能量引导到升压总线108。此外在一些实施例中，可以使升压总线108为相对电阻性的，以在ESD事件期间限制总线上的电流。
其它实施例的一些集成电路可不包括升压总线108和升压电路117。在一些这类实施例中，触发电路连接到VDD轨106，其中触发电路121检测在VDD轨106上的ESD事件，并且将轨106的电压提供到电路121的驱动电路系统以产生触发信号以驱动箝位109和箝位111。
在其它实施例中，升压总线108将经由二极管(未示出)联接到多个I/O焊盘(未示出)。在一些实施例中，升压总线沿集成电路的周边运行，并且在多个位置处用升压电路(117)联接到VDD轨106。在一些实施例中，集成电路可包括用于每个电源轨的多个升压总线。在其它实施例中，位于整个集成电路周边的多个触发电路(未示出)将连接到升压总线108。在一些这类实施例中，来自多个触发电路的触发信号将提供到触发电路总线，其中每个触发信号(TRIG1、TRIG2)将具有该触发信号自己的触发信号总线。每个触发信号总线将连接到通过集成电路的周边定位的多个箝位。例如，用于信号TRIG1的触发信号总线(未示出)可通过许多触发电路(121)中的任一个触发电路驱动，该触发电路(121)围绕集成电路101分布并且联接到升压总线108，以将触发信号TRIG1提供到许多类似于箝位111的箝位，以响应于检测到ESD事件闭合箝位。然而，在其它实施例中，ESD电路可具有其它配置。
图2为图1的ESD保护电路的触发电路121和其它电路系统的电路图。触发电路121包括用于检测在升压总线108上的ESD事件的检测电路201和用于响应于检测的ESD事件断言触发信号(TRIG1和TRIG2)的驱动电路203。
在示出的实施例中，触发电路121包括用于产生偏压(1/2 VBB)的偏置电路205，该偏压为升压总线108的电压(VBB)的一半。电路205包括PFET 207的堆叠和PFET 209的堆叠。偏压分别经由晶体管227、晶体管234、晶体管231、晶体管240和晶体管269提供到检测电路201的节点228和节点232以及驱动电路203的节点236、节点241和节点263，以在正常操作期间将节点偏置为1/2 VBB(当晶体管125关闭时大约为1/2 VDD)。这是为了确保没有装置在正常操作期间受到超过该装置标称允许的电压范围的应力，以便避免电位下降。在示出的实施例中，标称允许的电压范围在0和1/2 VDD之间。当检测到ESD事件时，使晶体管227、晶体管234、晶体管231、晶体管240和晶体管269对其中不偏置为1/2 VBB的节点不导电。然而，在短的ESD事件持续时间期间，过应力在时间上受到限制。因此，在一些实施例中，允许装置在该装置允许的范围之外短暂操作以便使触发电路更有效可为可接受的。
检测电路201包括两个电流镜211和221。电流镜211包括主装置213和镜装置215。主装置213被实施为二极管配置的PFET，并且镜装置215被实施为PFET。电流镜221包括主装置223和镜装置225。主装置223被实施为二极管配置的NFET，并且镜装置225被实施为NFET。电路201包括电容器217和电容器219(被实施为电容器配置的NFET)以及电阻器214和电阻器216。主装置213的漏极(FET的电流电极)提供上初级检测信号(UCM1)，镜装置215的漏极提供上次级检测信号(UCM2)，主装置223的漏极提供下初级检测信号(LCM1)，并且镜装置225的漏极提供下次级检测信号(LCM2)。
在示出的实施例中，检测电路201通过监测升压总线108的电压转换速率(dV/dt)来检测是否正在发生ESD事件。电路201被设计成区分集成电路的典型ESD事件的较快的上升时间和正常通电事件的较慢的上升时间。在示出的实施例中，当在升压总线108上的电压存在改变时，在总线108和VSS轨110之间的电压转换速率变为非零。如果转换速率足够小(例如，如果上升时间比电容器217和主装置213(被配置为二极管)的RC时间常数以及电容器219和主装置223的时间常数长得多)，那么认为没有发生ESD事件。在此情况下，在总线108和轨110之间的电压差分的增大在电容器217和219上完全下降，并且在主装置213和主装置223上的电压降不增大。如果升压总线108上的转换速率超过由时间常数设定的阈值，那么确定发生ESD事件。在这类条件下，在总线108和轨110之间的电压差分的增大在主装置213和主装置223上部分下降，这引起初级上检测信号(UCM1)变成低于VBB，并且初级下检测信号(LCM1)上升高于VSS，每个信号指示检测到ESD事件。
在UCM1另外下降低于VBB以指示ESD事件时，然后镜装置215变得更导电以朝向VBB拉UCM2的电压以指示ESD事件。此外，在LCM1另外上升高于VSS时，镜装置变得更导电，其中LCM2被拉得更靠近VSS以指示ESD事件。因此，UCM1和LCM1可分别被认为是UCM2和LCM2的互补信号。在其它实施例中，检测电路可具有其它配置和/或以不同的方式操作以检测ESD事件。此外在其它实施例中，检测电路可产生不同数目的检测信号。
驱动电路203包括两条触发路径。一条路径用于产生TRIG2信号，并且另一条路径用于产生TRIG1信号。每条路径包括多个反相器缓冲器级。在示出的实施例中，路径共享缓冲器级。两条路径包括用于接收多个检测信号(UCM1、UCM2、LCM1和LCM2)以产生触发信号的输入。驱动电路203包括晶体管229、晶体管233、晶体管235、晶体管237、晶体管239、晶体管243、晶体管245、晶体管253、晶体管251、晶体管255、晶体管257和晶体管262。驱动电路还包括电阻器249、电阻器247和电阻器259。
在未检测到ESD事件时的正常操作期间，信号UCM1和LCM2处于相对高的电压电平，并且信号UCM2和LCM1处于相对低的电压电平。节点228、节点232、节点236、节点241和节点263处于1/2 VBB(大约为1/2 VDD)。节点267处于相对低的电压电平(VSS)，并且节点261处于相对高的电压电平(1/2 VBB)。节点265处于相对高的电压电平(VBB)。TRIG1处于相对低的电压电平(VSS)，并且TRIG2处于相对低的电压电平(1/2 VBB)，其中箝位109和箝位111均不导电。
在检测到ESD事件时，UCM2和LCM1转变到相对高的电压电平，并且UCM1和LCM2转变到相对低的电压电平。因此，节点267转变到高电压断言状态(1/2 VBB，然后TRIG1被断言)，并且晶体管229变得导电。节点265转变到低电压断言状态(1/2 VBB，然后TRIG1被断言)，并且节点261转变到低电压断言状态(VSS)。处于低电压的节点265使晶体管262导电，以将TRIG2拉到断言VBB电压，并且节点261进入低电压断言状态引起TRIG1被拉高，以使箝位111导电。
在ESD事件期间，当TRIG1变为断言时，晶体管227、晶体管234、晶体管231、晶体管240和晶体管269变为停用，因此节点228、节点232、节点236、节点241和节点263不再偏置为1/2 VBB。因此，节点236另外被朝向VBB拉，因为UCM1处于相对低的电平。节点236的电压甚至另外升高使晶体管243和晶体管253两者都更导电，这更难朝向VSS拉节点241和节点261两者。节点261更难朝向VSS拉以及节点263由于不再偏置为1/2 VBB而被拉得更高更难驱动TRIG1。因为节点228、节点232、节点236、节点241和节点263在TRIG1被断言之前偏置为1/2VBB，并且在TRIG1被断言之后不偏置为1/2 VBB，所以节点的断言状态的电压电平可改变。
使用两个电流镜以产生附加检测信号可允许驱动电路实施多条节点断言路径，以在ESD事件期间将节点拉到断言状态。节点断言路径为在ESD事件期间将电路节点拉到该电路节点的断言状态的任何路径。如图2中所示，信号UCM1和信号LCM2处于低断言状态以指示ESD事件。这将节点267拉得更高以使晶体管253导电，以在ESD事件期间朝向VSS(这为节点261的断言状态)拉节点261。此外，使用断言高LMC1信号使晶体管251导电，以另外朝向VSS(节点261的断言状态)拉节点261。
此外，使用电流镜以产生附加检测信号可允许减少驱动电路系统的数量。如图2中所示，因为镜211产生被认为互补的UMC1和UMC2信号，所以可实施上检测信号的相反的值而不必使用附加级联反相器电路系统。例如，具有指示ESD事件的断言低状态的上检测信号(UCM1)提供到晶体管229、晶体管233和晶体管235的反相器缓冲器级。具有指示ESD事件的断言高状态的上检测信号(UCM2)提供到晶体管237、晶体管239和晶体管243的反相器缓冲器级以及晶体管237、晶体管239和晶体管245的反相器缓冲器级。
使用两条节点断言路径朝向节点261的断言状态拉节点261允许驱动电路203对ESD事件具有更多“调整”响应，因为不同的路径可对ESD事件具有不同的响应特性。例如，在ESD事件期间，使用LMC2(和UCM1)驱动晶体管229、晶体管233和晶体管235的反相器缓冲器级输出以使晶体管253导电以将节点261拉到VSS可具有更强的信号强度(这提供更强的箝位电导率)。而驱动晶体管251朝向VSS拉节点261的信号LCM1的路径更快(没有中间反相器缓冲器级)。因此，使用两条节点断言路径朝向VSS拉节点261并且由此驱动TRIG 1信号允许TRIG1信号在被驱动到断言状态(从晶体管251)时具有更快的分量，并且在ESD事件期间的稍后时间还具有更强的驱动信号强度(从晶体管253的反相器)。这可使箝位装置响应于ESD事件变得更快地导电，这在ESD事件的较早部分期间减少VDD应力。
此外，驱动电路203包括两条断言节点路径，用于在使晶体管240不导电之后的ESD事件期间朝向VSS拉节点241。一条节点断言路径为其中信号LMC2和UCM1驱动晶体管229、晶体管233和晶体管235的反相器缓冲器级输出节点267以使晶体管243导电的路径，并且另一条路径为信号LCM1驱动晶体管245更导电的路径。在此例子中，在TRIG1信号已被断言之后，使用两条路径朝向节点241的断言的VSS状态更快地拉节点241。
在ESD事件已消散之后，检测电路201的信号转变到该信号的非断言状态(UMC1高，UCM2低，LCM1低，并且LCM2高)，以将电路203的节点置于非断言状态。例如，UCM2进入低状态并且LCM2进入高状态驱动晶体管237、晶体管239和晶体管243的反相器级，以将节点265拉高，以使晶体管262不导电。信号UMC1和信号LCM2变高朝向VSS拉节点267，这使晶体管253不导电，允许电阻器247将节点261拉高，以将TRIG1信号拉低，以切断箝位111(信号LCM1转变到低电压以使晶体管251不导电)。
在其它实施例中，驱动电路可具有其它配置，以其它方式操作，和/或可具有其它电路系统。例如，尽管驱动电路203以多个反相器缓冲器级实施，但是其它实施例可包括放大级和非反相缓冲器级。此外，接收初级检测信号(UCM1和LCM1)的电路系统可实际上接收次级检测信号(UCM2和LCM2)，并且反之亦然，其中电路系统包括适当的反相器级或被相应地配置。
图3为根据本发明的触发电路121的另一个实施例的电路图。检测电路301包括电流镜311和电流镜321。电流镜311包括主装置313和镜装置315。在ESD事件期间，电流镜产生分别被断言为低的上检测信号UMC1和被断言为高的上检测信号UMC2。电流镜321包括主装置323和镜装置325，并且在ESD事件期间，产生分别被断言为高的下检测信号LCM1和被断言为低的下检测信号LCM2。检测电路301还包括电容器317和电容器319以及电阻器314和电阻器316。在一个实施例中，电容器317和电容器319被实施为电容器配置的晶体管。检测电路301类似于检测电路201工作，例外为当TRIG1信号为非断言时，在电阻器314和电阻器316之间的节点以及在电容器317和电容器319之间的节点不偏置为1/2 VBB。在检测电路301的其它实施例中，可添加与201中的偏置电路系统相同的偏置电路系统，以将1/2 VBB偏置提供到在电阻器314和电阻器316之间的节点以及在电容器317和电容器319之间的节点。
驱动电路303包括触发路径电路系统，用于在ESD事件期间分别产生TRIG2信号和TRIG1信号以驱动箝位109和箝位111。TRIG1通过控制一系列反相缓冲器(反相器343、反相器345和反相器347)的LCM2信号和驱动晶体管351的LCM1信号产生。TRIG2信号用控制一系列反相缓冲器(反相器333和反相器335)的信号UMC2和驱动晶体管337的UMC1信号产生。在示出的实施例中，反相器333、反相器335、反相器343、反相器345和反相器347具有电力端子，该电力端子从图3中未示出的偏置电路偏置为1/2 VBB。
在图3的实施例中，驱动电路303包括两条节点断言路径，用于在ESD事件期间朝向TRIG2信号的断言状态(VBB)拉TRIG2信号的电压。在ESD事件期间，反相器333和反相器335的路径331响应于UMC2检测信号转变到高状态而朝向VBB拉TRIG2，并且在ESD事件期间，响应于UCM1检测信号转变到断言低状态使晶体管337导电。后者路径339(晶体管337)比反相器333和反相器335的路径331更快地将TRIG2信号拉到断言状态，因为路径339在路径中具有较少的级。然而，反相器333和反相器335的路径较慢但是较强，并且在ESD事件的后期中提供更大的箝位电导率。
驱动电路303还包括在产生TRIG1信号时的两条断言节点路径。断言低LCM2信号控制反相器343和345以在ESD事件期间朝向VSS拉节点355。断言高LCM1信号使晶体管351导电，以在ESD事件期间将节点355拉到VSS。反相器343和反相器345的路径在朝向VSS拉节点355时为较强但是较慢的路径，但是晶体管351的节点断言路径更快，因为该节点断言路径包括较少的级。在其它实施例中，当电路被适当地配置时，电路303可被配置成使得路径331和路径341分别接收UCM1和LCM1信号，并且晶体管337和晶体管351被配置成分别接收UCM2和LCM2信号。
图4为根据本发明的另一个实施例的ESD保护电路401的电路图。电路401包括检测电路402。电路402包括电流镜411和电流镜421、主装置413和主装置423、镜装置415和镜装置425、电容器417和电容器419，以及电阻器414和电阻器416，这些都类似于图3的检测电路301的对应装置。电路402响应于ESD事件产生断言高UCM2和LCM1检测信号以及断言低UCM1和LCM2检测信号。电路401包括多级堆叠驱动电路431，用于将多个触发信号(TRIG1-TRIGN)提供到堆叠箝位(433、435、437和439)。驱动电路431可包括以堆叠配置实施的用于提供堆叠触发信号(TRIG1-TRIGN)的反相缓冲器、电阻器、放大器和/或非反相缓冲器(没有一个示出)。在ESD事件期间，驱动电路431响应于处于检测信号(UCM1、LCM1、UMC2和LCM2)的对应断言状态的该检测信号将所有触发信号(TRIG1-TRIGN)拉到所有触发信号的对应断言状态。在示出的实施例中，当检测电路检测到ESD事件并且断言所有检测信号(UCM1、LCM1、UMC2和LCM2)时，驱动电路431将所有触发信号(TRIG1-TRIGN)拉高，尽可能接近VBB，以使堆叠NFET箝位(433、435、437和439)尽可能导电。在示出的实施例中，在ESD事件期间，示出的触发信号中的至少一些触发信号响应于检测信号用多条节点断言路径产生，用于朝向断言电压拉触发路径的节点。
图5为根据另一个实施例的ESD保护电路501的电路图。电路501包括检测电路503，该检测电路503包括两个电流镜(未示出)，用于产生以与检测电路201、检测电路301或检测电路402的检测信号类似的方式产生的四个检测信号UCM1、UCM2、LCM1和LCM2。
在示出的实施例中，驱动电路505包括多条触发路径部分集合513-518，每条触发路径部分集合用于提供并行相加的输出，以形成并行相加的多个堆叠触发信号(TRIG1-TRIGN)，以驱动堆叠箝位507(与图5中所示的箝位509和511)。在示出的实施例中，每条路径部分集合包括接收由检测电路503产生的四个检测信号(UCM1、UCM2、LCM1和LCM2)中的至少一个的输入。
可调整每条触发路径部分集合(513-518)以提供特定速度和强度特性的信号，这些信号与其它路径部分集合的其它信号组合以提供具有整体期望速度和强度分布的每个堆叠触发信号，并且相应地通过电路501提供整体期望ESD响应。尽管每条路径部分集合示出为接收检测信号中的所有四个检测信号，但是在一些实施例中，路径部分集合中的一些路径部分集合在提供该路径部分集合的信号时可利用少于所有四个检测信号。此外，在一些实施例中，路径部分集合(513-518)中的一些路径部分集合可与其它路径部分集合共享电路系统。例如，参考图3，用于产生TRIG1信号的一条信号路径341包括反相器343、反相器345和反相器347，并且另一条信号路径349包括晶体管351和反相器347。
在一些实施例中，提供包括用于产生多个检测信号的电流镜的检测电路可使得驱动电路能够实施多条节点断言路径，用于在ESD事件期间朝向断言状态拉节点。使用多条节点断言路径可提供触发信号，该触发信号可具有在整个ESD事件内调整到期望值的驱动强度和速度的断言信号参数。驱动信号的这类调整可在整个ESD事件内提供期望箝位电导率和期望VDD应力分布。
在一个实施例中，电路包括第一电流镜，该第一电流镜联接到第一电力轨并且包括主装置和镜装置。第一电流镜包括来自第一电流镜的主装置的电流电极的第一输出，该第一输出被配置成提供指示ESD事件的第一检测信号，和来自第一电流镜的镜装置的电流电极的第二输出，该第二输出被配置成提供指示ESD事件的第二检测信号。电路包括第二电流镜，该第二电流镜联接到第二电力轨并且包括主装置和镜装置。第二电流镜包括来自第二电流镜的主装置的电流电极的第一输出，该第一输出被配置成提供指示ESD事件的第三检测信号，和来自第二电流镜的镜装置的电流电极的第二输出，该第二输出被配置成提供指示ESD事件的第四检测信号。电路包括第一触发路径，该第一触发路径包括接收第一检测信号、第二检测信号、第三检测信号和第四检测信号中的至少两个检测信号的输入和将第一触发信号提供到第一ESD箝位装置的输出，其中第一触发信号被配置成响应于ESD事件启动第一ESD箝位装置。第一触发信号基于第一检测信号、第二检测信号、第三检测信号和第四检测信号中的至少两个检测信号提供。电路包括第二触发路径，该第二触发路径包括接收第一检测信号、第二检测信号、第三检测信号和第四检测信号中的至少另一个检测信号的输入和将第二触发信号提供到第二ESD箝位装置的输出，其中第二触发信号被配置成响应于ESD事件启动第二ESD箝位装置，其中第二触发信号基于第一信号、第二信号、第三信号和第四信号中的至少另一个提供。
在另一个实施例中，电路包括第一电流镜，该第一电流镜联接到第一电力轨并且包括主装置和镜装置。第一电流镜包括来自第一电流镜的主装置的电流电极的第一输出，该第一输出被配置成提供指示ESD事件的第一检测信号，和来自第一电流镜的镜装置的电流电极的第二输出，该第二输出被配置成提供指示ESD事件的第二检测信号。电路包括第二电流镜，该第二电流镜联接到第二电力轨并且包括主装置和镜装置。第二电流镜包括来自第二电流镜的主装置的电流电极的第一输出，该第一输出被配置成提供指示ESD事件的第三检测信号，和来自第二电流镜的镜装置的电流电极的第二输出，该第二输出被配置成提供指示ESD事件的第四检测信号。电路包括驱动电路系统，该驱动电路系统被配置成将第一触发信号提供到第一ESD箝位装置，其中第一触发信号在ESD事件期间断言以启动第一ESD箝位装置，和将第二触发信号提供到第二ESD箝位装置，其中第二触发信号在ESD事件期间断言以启动第二ESD箝位装置。驱动电路系统包括第一节点断言路径，该第一节点断言路径被配置成基于第一检测信号、第二检测信号、第三检测信号和第四检测信号中的至少第一个检测信号在ESD事件期间将在驱动电路系统中的第一电路节点的电压拉到该第一电路节点的断言状态。驱动电路系统包括第二节点断言路径，该第二节点断言路径被配置成基于第一检测信号、第二检测信号、第三检测信号和第四检测信号中的至少第二个检测信号在ESD事件期间将在驱动电路系统中的第二电路节点的电压拉到该第二电路节点的断言状态。驱动电路系统包括第三节点断言路径，该第三节点断言路径被配置成基于第一检测信号、第二检测信号、第三检测信号和第四检测信号中的至少第三个检测信号在ESD事件期间将在驱动电路系统中的第三电路节点的电压拉到该第三电路节点的断言状态。
虽然已经示出和描述本发明的特定实施例，但本领域的技术人员将认识到，基于本文中的教示，可在不脱离本发明和本发明的更广泛方面的情况下做出另外改变和修改，并且因此，所附权利要求书意图将在本发明的真实精神和范围内的所有此类改变和修改涵盖在所附权利要求书的范围内。

Claims (10)

1.一种电路，其特征在于，包括：
第一电流镜，其联接到第一电力轨并且包括主装置和镜装置，所述第一电流镜包括：来自所述第一电流镜的所述主装置的电流电极的第一输出，所述第一输出被配置成提供指示ESD事件的第一检测信号；和来自所述第一电流镜的所述镜装置的电流电极的第二输出，所述第二输出被配置成提供指示所述ESD事件的第二检测信号；
第二电流镜，其联接到第二电力轨并且包括主装置和镜装置，所述第二电流镜包括：来自所述第二电流镜的所述主装置的电流电极的第一输出，所述第一输出被配置成提供指示所述ESD事件的第三检测信号；和来自所述第二电流镜的所述镜装置的电流电极的第二输出，所述第二输出被配置成提供指示所述ESD事件的第四检测信号；
第一触发路径，其包括接收所述第一检测信号、所述第二检测信号、所述第三检测信号和所述第四检测信号中的至少两个检测信号的输入和将第一触发信号提供到第一ESD箝位装置的输出，其中所述第一触发信号被配置成响应于所述ESD事件启用所述第一ESD箝位装置，其中所述第一触发信号基于所述第一检测信号、所述第二检测信号、所述第三检测信号和所述第四检测信号中的所述至少两个检测信号提供；和
第二触发路径，其包括接收所述第一检测信号、所述第二检测信号、所述第三检测信号和所述第四检测信号中的至少另一个检测信号的输入和将第二触发信号提供到第二ESD箝位装置的输出，其中所述第二触发信号被配置成响应于所述ESD事件启用所述第二ESD箝位装置，其中所述第二触发信号基于所述第一信号、所述第二信号、所述第三信号和所述第四信号中的至少所述另一个信号提供。
2.根据权利要求1所述的电路，其特征在于，所述第一触发路径包括：
一系列缓冲器，其中所述一系列缓冲器接收所述第一检测信号、所述第二检测信号、所述第三检测信号和所述第四检测信号中的所述至少两个检测信号中的至少一个检测信号，并且所述一系列缓冲器的输出连接到提供所述第一触发信号的输出节点；和
节点断言路径，其平行于所述一系列缓冲器的至少一部分并且包括接收所述第一检测信号、所述第二检测信号、所述第三检测信号和所述第四检测信号中的所述至少两个检测信号中的另一个检测信号的输入并且包括联接到所述一系列缓冲器的节点的输出。
3.根据权利要求2所述的电路，其特征在于，所述第一电力轨的特征为电压比所述第二电力轨的电压高，并且其中：
所述一系列缓冲器接收所述第二检测信号；
所述第一触发路径的所述节点断言路径的所述输入接收所述第一检测信号。
4.根据权利要求2所述的电路，其特征在于，所述第一电力轨的特征为电压比所述第二电力轨的电压低，其中：
所述一系列缓冲器接收所述第二检测信号；
所述第一触发路径的所述节点断言路径的所述输入接收所述第一检测信号。
5.根据权利要求2所述的电路，其特征在于，所述第一触发路径的所述节点断言路径包括在所述第一电力轨和所述节点之间联接并且通过所述第一检测信号、所述第二检测信号、所述第三检测信号和所述第四检测信号中的所述至少两个检测信号中的所述另一个检测信号控制的装置，其中所述装置被配置成在所述ESD事件期间朝向所述第一电力轨的电压拉所述节点的电压。
6.根据权利要求1所述的电路，其特征在于，另外包括：
节点断言装置，其包括联接到所述第一触发路径的第一电路节点的第一电极、联接到所述第二电力轨的第二电流电极，和联接以接收所述第三检测信号或第四检测信号的控制电极，其中所述第一触发路径基于所述第一检测信号或第二检测信号中的至少一个检测信号断言所述第一触发信号。
7.一种电路，其特征在于，包括：
第一电流镜，其联接到第一电力轨并且包括主装置和镜装置，所述第一电流镜包括：来自所述第一电流镜的所述主装置的电流电极的第一输出，所述第一输出被配置成提供指示ESD事件的第一检测信号；和来自所述第一电流镜的所述镜装置的电流电极的第二输出，所述第二输出被配置成提供指示所述ESD事件的第二检测信号；
第二电流镜，其联接到第二电力轨并且包括主装置和镜装置，所述第二电流镜包括：来自所述第二电流镜的所述主装置的电流电极的第一输出，所述第一输出被配置成提供指示所述ESD事件的第三检测信号；和来自所述第二电流镜的所述镜装置的电流电极的第二输出，所述第二输出被配置成提供指示所述ESD事件的第四检测信号；
驱动电路系统，其被配置成：将第一触发信号提供到第一ESD箝位装置，其中所述第一触发信号在ESD事件期间断言以启用所述第一ESD箝位装置；和将第二触发信号提供到第二ESD箝位装置，其中所述第二触发信号在ESD事件期间断言以启用所述第二ESD箝位装置，其中所述驱动电路系统包括：
第一节点断言路径，其被配置成基于所述第一检测信号、所述第二检测信号、所述第三检测信号和所述第四检测信号中的至少第一个检测信号在ESD事件期间将在所述驱动电路系统中的第一电路节点的电压拉到所述第一电路节点的断言状态；
第二节点断言路径，其被配置成基于所述第一检测信号、所述第二检测信号、所述第三检测信号和所述第四检测信号中的至少第二个检测信号在ESD事件期间将在所述驱动电路系统中的第二电路节点的电压拉到所述第二电路节点的断言状态；和
第三节点断言路径，其被配置成基于所述第一检测信号、所述第二检测信号、所述第三检测信号和所述第四检测信号中的至少第三个检测信号在ESD事件期间将在所述驱动电路系统中的第三电路节点的电压拉到所述第三电路节点的断言状态。
8.根据权利要求7所述的电路，其特征在于：
所述第一电路节点在所述第一ESD箝位装置的控制电极处，并且所述第一节点断言路径基于所述第一检测信号或所述第二检测信号在所述ESD事件期间将所述第一电路节点的所述电压拉到所述第一电路节点的断言状态；
所述第二电路节点和所述第一电路节点为相同的电路节点，并且所述第二断言路径基于所述第一检测信号或所述第二检测信号中的至少另一个检测信号在所述ESD事件期间将所述第一电路节点的所述电压拉到所述第一电路节点的断言状态；并且
所述第二触发信号响应于所述第三电路节点断言，并且所述第三节点断言路径基于至少所述第三检测信号或第四检测信号在所述ESD事件期间将所述第三电路节点的所述电压拉到所述第三电路节点的断言状态。
9.根据权利要求7所述的电路，其特征在于：
所述第一节点断言路径包括第一装置，所述第一装置包括联接到所述第一电路节点的第一电流电极、联接到所述第二电力轨的第二电流电极，和联接以接收所述第三检测信号或第四检测信号中的一个检测信号的控制电极；
所述第一电路节点和所述第二电路节点为相同的电路节点，所述第二节点断言路径包括第二装置，所述第二装置包括联接到所述第一电路节点的第一电流电极、联接到所述第二电力轨的第二电流电极，和联接到断言状态取决于所述第三检测信号或第四检测信号中的另一个检测信号的节点的控制电极；并且
所述第三节点断言路径被配置成基于所述第一检测信号或第二检测信号在所述ESD事件期间将在所述驱动电路系统中的所述第三电路节点的所述电压拉到所述第三电路节点的断言状态，其中所述第一触发信号响应于至少所述第三电路节点断言。
10.根据权利要求7所述的电路，其特征在于：
所述第一节点断言路径包括第一装置，所述第一装置包括联接到所述第一电路节点的第一电流电极、联接到所述第二电力轨的第二电流电极，和联接以接收所述第三检测信号或第四检测信号的控制电极，其中所述第二触发信号响应于至少所述第一电路节点断言；
所述第二电路节点和所述第一电路节点为相同的电路节点，并且所述第二节点断言路径基于所述第三检测信号或所述第四检测信号中的至少另一个检测信号在所述ESD事件期间将所述第一电路节点的所述电压拉到所述第一电路节点的断言状态；并且
所述第三节点断言路径被配置成基于所述第一检测信号或第二检测信号在所述ESD事件期间将在所述驱动电路系统中的所述第三电路节点的所述电压拉到所述第三电路节点的断言状态，其中所述第一触发信号响应于所述第三电路节点断言。
CN202010098135.1A 2019-02-19 2020-02-18 提供多个检测信号的esd保护电路 Pending CN111585262A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/279,777 2019-02-19
US16/279,777 US10930639B2 (en) 2019-02-19 2019-02-19 ESD protection circuit providing multiple detection signals

Publications (1)

Publication Number Publication Date
CN111585262A true CN111585262A (zh) 2020-08-25

Family

ID=69526021

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010098135.1A Pending CN111585262A (zh) 2019-02-19 2020-02-18 提供多个检测信号的esd保护电路

Country Status (3)

Country Link
US (1) US10930639B2 (zh)
EP (1) EP3700039B1 (zh)
CN (1) CN111585262A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI769108B (zh) * 2021-11-04 2022-06-21 瑞昱半導體股份有限公司 靜電放電保護電路
US20230327429A1 (en) * 2022-04-06 2023-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge protection

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9424666D0 (en) 1994-12-07 1995-02-01 Philips Electronics Uk Ltd A protected switch
US6970336B2 (en) 2003-10-10 2005-11-29 Freescale Semiconductor, Inc. Electrostatic discharge protection circuit and method of operation
US7529070B2 (en) 2005-03-11 2009-05-05 Agere Systems Inc. Power pin to power pin electro-static discharge (ESD) clamp
TWI296439B (en) 2005-08-08 2008-05-01 Silicon Integrated Sys Corp Esd protection circuit
US7760476B2 (en) * 2007-06-07 2010-07-20 Atmel Corporation Threshold voltage method and apparatus for ESD protection
US7782580B2 (en) 2007-10-02 2010-08-24 International Business Machines Corporation Stacked power clamp having a BigFET gate pull-up circuit
US8010927B2 (en) 2007-10-02 2011-08-30 International Business Machines Corporation Structure for a stacked power clamp having a BigFET gate pull-up circuit
US8400742B2 (en) 2009-06-30 2013-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Electrostatic discharge (ESD) protection circuits, integrated circuits, systems, and operating methods thereof
TWI405325B (zh) 2011-01-19 2013-08-11 Global Unichip Corp 靜電放電保護電路
TWI435439B (zh) * 2011-09-07 2014-04-21 Univ Nat Sun Yat Sen 靜電放電保護電路
JP5743850B2 (ja) 2011-10-28 2015-07-01 株式会社東芝 集積回路
CN102543963B (zh) 2012-02-09 2013-10-09 浙江大学 一种基于多级电流镜的esd侦测箝位电路
US8830641B2 (en) 2012-03-02 2014-09-09 Sofics Bvba Electrostatic discharge protection for high voltage domains
US9059582B2 (en) 2013-03-01 2015-06-16 Globalfoundries Singapore Pte. Ltd. False-triggered immunity and reliability-free ESD protection device
TWI573248B (zh) 2013-05-28 2017-03-01 普誠科技股份有限公司 可承受過度電性應力及避免栓鎖的靜電放電防護電路
TWI572106B (zh) * 2015-03-26 2017-02-21 瑞昱半導體股份有限公司 電流鏡式靜電放電箝制電路與電流鏡式靜電放電偵測器
CN106159924B (zh) 2015-04-02 2019-01-15 瑞昱半导体股份有限公司 电流镜式静电放电箝制电路与电流镜式静电放电检测器

Also Published As

Publication number Publication date
US20200266187A1 (en) 2020-08-20
US10930639B2 (en) 2021-02-23
EP3700039A1 (en) 2020-08-26
EP3700039B1 (en) 2024-05-15

Similar Documents

Publication Publication Date Title
US9490647B2 (en) Capacitance discharge limiter
US7990666B2 (en) Threshold voltage method and apparatus for ESD protection
CN109841607B (zh) 具有控制钳位超时行为的电路的用于静电放电（esd）保护的电源钳位
US20060170462A1 (en) Reliability comparator with hysteresis
US8995101B2 (en) Electrostatic discharge protection circuit
JP6323938B2 (ja) 過渡電磁波耐性を向上させるためのトリガ回路および方法
EP2815478B1 (en) Surge protection for differential input/output interfaces
WO2004054063A2 (en) Transient detection circuit
JP2009534845A (ja) 電力状態の検出によるｅｓｄクランプ制御
US20110222196A1 (en) Electrostatic Discharge Protection Rail Clamp with Discharge Interruption Circuitry
TW201413910A (zh) 箝制電路、具有該箝制電路的半導體裝置以及該半導體裝置的箝制方法
US20150364913A1 (en) Load driving circuit
US10354991B2 (en) Integrated circuit with protection from transient electrical stress events and method therefor
EP3300110A1 (en) Integrated circuit with protection from transient electrical stress events and method therefor
CN111585262A (zh) 提供多个检测信号的esd保护电路
US6166561A (en) Method and apparatus for protecting off chip driver circuitry employing a split rail power supply
JP2011507477A (ja) Ｄｃ−ｄｃコンバータを有する集積回路
JP2016528721A (ja) 静電放電保護回路及び静電放電保護方法
US9263882B2 (en) Output circuits with electrostatic discharge protection
CN106797214B (zh) 驱动电路及半导体模块
JP2002368593A (ja) 半導体回路
JP4957916B2 (ja) 半導体素子駆動回路
US20140300392A1 (en) Signal receiver circuit
US11418181B2 (en) Switch turn-off circuit
CN117595218A (zh) 静电放电esd触发电路及触发方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination