CN111584613A - 半导体元件 - Google Patents

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内田正雄
斋藤浩一
长谷川贵史
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Abstract

本公开提供一种高耐压且高可靠性的半导体元件。半导体元件具备；半导体基板，具有主面；碳化硅半导体层，配置在导体基板的主面上；末端区域，配置在碳化硅半导体层内；绝缘膜，覆盖末端区域的一部分；电极，配置在碳化硅半导体层上；密封环，配置在末端区域的其他部分上且包围电极；以及钝化膜，覆盖绝缘膜的至少一部分以及密封环的至少一部分。将碳化硅半导体层的边部的从密封环的外周端部到钝化膜的外周端部为止的距离设为L2，将角部的从密封环的外周端部到钝化膜的外周端部为止的距离设为L1，将角部的钝化膜的外周端部的曲率半径设为R1，则满足L1＞L2且R1≥L2。

Description

半导体元件
技术领域
本公开涉及半导体元件。
背景技术
碳化硅(Silicon carbide：SiC)是与硅(Si)相比带隙大且硬度高的半导体材料。SiC例如应用于开关元件以及整流元件等半导体元件。使用了SiC的半导体元件与使用了Si的半导体元件相比，例如具有能够降低功率损失的优点。
使用了SiC的代表性半导体元件是金属-绝缘体-半导体场效应晶体管(Metal-Insulator-Semiconductor Field-Effect Transistor：MISFET)以及肖特基势垒二极管(Schottky-Barrier Diode：SBD)。金属-氧化物-半导体场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor：MOSFET)是MISFET的一种。此外，结型势垒肖特基二极管(Juction-Barrier Schottky Diode：JBS)是SBD的一种。
使用了SiC的半导体元件(以下称为“SiC半导体元件”)具有半导体基板、和配置在半导体基板的主面上的由SiC形成的半导体层。在半导体层的上方，作为表面电极而配置有与元件外部电连接的电极。在SiC半导体元件的末端或者周边，在半导体层设置有用于缓和电场的末端构造。此外，为了提高耐湿性，有时在半导体层的端部的主面上形成环状的层。此外，在封装化或者模块化半导体元件时，为了抑制由来自覆盖半导体元件的树脂的干扰导致的构造破坏，配置有覆盖末端构造的钝化膜(参照专利文献1)。
在先技术文献
专利文献
专利文献1：日本专利第6030806号公报
发明内容
发明要解决的课题
本公开的一个方式提供一种高耐压且高可靠性的半导体元件。
用于解决课题的手段
为了解决上述课题，本公开的一个方式所涉及的半导体元件具备半导体基板、碳化硅半导体层、末端区域、绝缘膜、第1电极、第2电极、密封环以及钝化膜。半导体基板具有主面以及背面，并且为单导电型。碳化硅半导体层配置在半导体基板的主面上，并且为单导电型。末端区域配置在碳化硅半导体层内，包围碳化硅半导体层的中央区域。绝缘膜覆盖末端区域的一部分，使其他部分露出。第1电极配置在碳化硅半导体层的中央区域的至少一部分上。第2电极配置在半导体基板的背面上，与半导体基板形成欧姆结。密封环配置在末端区域的其他部分上，包围第1电极。钝化膜覆盖绝缘膜的至少一部分以及密封环的至少一部分，并且包含有机膜。而且，从与半导体基板的主面垂直的方向观察时，钝化膜的外周端部包围密封环的外周端部，碳化硅半导体层具有四边形状。此外，将碳化硅半导体层的边部的从密封环的外周端部到钝化膜的外周端部的距离设为L2。将碳化硅半导体层的角部的从密封环的外周端部到钝化膜的外周端部的距离设为L1。将碳化硅半导体层的角部的钝化膜的外周端部的曲率半径设为R1。此时，满足L1＞L2且R1≥L2的关系。
发明效果
根据本公开的一个方式，提供一种高耐压且可靠性高的半导体元件。
附图说明
图1是表示本公开的实施方式的半导体元件1000的剖面的图。
图2是表示本公开的实施方式的半导体元件1000的漂移层表面的注入区域的图。
图3是表示本公开的实施方式的半导体元件1000的上表面的图。
图4A是表示本公开的实施方式的半导体元件1000的边部的端部剖面的图，是表示钝化膜114的外周端部正常密接的例子的图。
图4B是表示本公开的实施方式的半导体元件1000的边部的端部剖面的图，是表示在钝化膜114的外周端部产生翘起的例子的图。
图4C是表示本公开的实施方式的半导体元件1000的边部的端部剖面的图，是表示在钝化膜114的外周端部产生翘起的例子的图。
图5是表示作为比较例的半导体元件5000的上表面的图。
图6A是表示本公开的实施方式的半导体元件1000的角部的端部剖面的图，是表示钝化膜114的外周端部正常密接的例子的图。
图6B是表示本公开的实施方式的半导体元件1000的角部的端部剖面的图，是表示在钝化膜114的外周端部产生翘起的例子的图。
图6C是表示本公开的实施方式的半导体元件1000的角部的端部剖面的图，是表示在钝化膜114的外周端部产生翘起的例子的图。
图7A是表示本公开的实施方式的半导体元件1000的HTRB评价结果的图，是表示Vf50的变化率的图。
图7B是表示本公开的实施方式的半导体元件1000的HTRB评价结果的图，是表示Ir1200的变化率的图。
图8A是表示本公开的实施方式的半导体元件1000的THB评价结果的图，是表示Vf50的变化率的图。
图8B是表示本公开的实施方式的半导体元件1000的THB评价结果的图，是表示Ir1200的变化率的图。
图9是表示本公开的实施方式的半导体元件1000的制造方法的剖视图。
图10是用于说明本公开的实施方式的半导体元件1000的制造方法的剖视图。
图11是用于说明本公开的实施方式的半导体元件1000的制造方法的剖视图。
图12是用于说明本公开的实施方式的半导体元件1000的制造方法的剖视图。
图13是用于说明本公开的实施方式的半导体元件1000的制造方法的剖视图。
图14是用于说明本公开的实施方式的半导体元件1000的制造方法的剖视图。
图15是用于说明本公开的实施方式的半导体元件1000的制造方法的剖视图。
图16是用于说明本公开的实施方式的半导体元件1000的制造方法的剖视图。
图17是用于说明本公开的实施方式的半导体元件1000的制造方法的剖视图。
图18是表示本公开的半导体元件的另一例的剖视图。
图19是表示本公开的半导体元件的另一例的漂移层表面的注入区域的图。
图20是表示本公开的半导体元件的另一例的剖视图。
图21是表示本公开的半导体元件的另一例的漂移层表面的注入区域的图。
图22是表示本公开的半导体元件的另一例的剖视图。
图23是表示本公开的半导体元件的另一例的漂移层表面的注入区域的图。
图24是表示本公开的半导体元件的另一例的剖视图。
图25是表示本公开的半导体元件的另一例的剖视图。
符号说明
1000、1005、1030、1050、1060、1070、5000 半导体元件
101 半导体基板
102 漂移层、半导体层
102B 缓冲层
110 第2电极
111 绝缘膜
111A 绝缘膜的内侧
111B 绝缘膜的外侧
112 表面电极
113 背面电极
114、1140 钝化膜
114a 第1钝化膜
114b 第2钝化膜
150 末端区域
151 保护环区域
152 FLR区域
153 势垒区域
154 末端注入区域
159 第1电极
1120 密封环
具体实施方式
希望实现高耐压且能够耐受大电流的使用的可靠性高的半导体元件。然而，在专利文献1所公开的以往的SiC半导体元件中，存在可靠性不充分的情况。
本发明人基于以上的研究，想到了以下的方式所涉及的半导体元件及其制造方法。
本公开的一个方式所涉及的半导体元件具备半导体基板、碳化硅半导体层、末端区域、绝缘膜、第1电极、第2电极、密封环以及钝化膜。半导体基板具有主面以及背面，并且为第1导电型。碳化硅半导体层设置在半导体基板的主面上，并且为第1导电型。末端区域配置在碳化硅半导体层内，并且配置在碳化硅半导体层的中央区域的周围，而且为第2导电型。绝缘膜覆盖末端区域的一部分，使其他部分露出。第1电极配置在碳化硅半导体层的中央区域的至少一部分上。第2电极配置在半导体基板的背面上，并且与半导体基板形成欧姆结。密封环配置在末端区域的其他部分上，并且配置在第1电极的周围。钝化膜覆盖绝缘膜的至少一部分以及密封环的至少一部分，并且包含有机膜。在从与半导体基板的主面垂直的方向观察时，钝化膜的外周端部包围密封环的外周端部，碳化硅半导体层具有四边形状。将碳化硅半导体层的边部的从密封环的外周端部到钝化膜的外周端部的距离设为L2。将碳化硅半导体层的角部的从密封环的外周端部到钝化膜的外周端部的距离设为L1。将碳化硅半导体层的角部的钝化膜的外周端部的曲率半径设为R1。此时，满足L1＞L2且R1≥L2的关系。
另外，作为优选的一个例子，只要L2为5μm以上且25μm以下即可。
此外，优选从与半导体基板的主面垂直的方向观察时，碳化硅半导体层的角部的钝化膜的外周端部的曲率中心位于由密封环的外周端部包围的区域内。
此外，优选在将从与半导体基板的主面垂直的方观察时的碳化硅半导体层的角部的密封环的外周端部的曲率半径设为R5时，满足R1＜R5。
此外，优选密封环包含金属。
此外，优选半导体元件在第1电极上具备包含与密封环相同的金属的表面电极。
此外，优选第1电极与碳化硅半导体层形成肖特基结。
以下，对本公开的具体的实施方式进行说明。但是，有时省略不必要的详细说明。例如，有时省略已经众所周知的事项的详细说明以及对实质上相同的结构的重复说明。这是为了避免以下的说明变得过分冗长，使本领域技术人员容易理解。另外，发明人为了使本领域技术人员充分理解本公开而提供附图以及以下的说明，但并非意图通过这些来限定权利要求书所记载的主题。在以下的说明中，对具有相同或者类似的功能的结构要素标注相同的参照符号。
(实施方式)
以下，一边参照附图，一边对本公开的半导体元件的实施方式进行说明。在本实施方式中，示出第1导电型为n型、第2导电型为p型的例子，但并不限定于此。在本公开的实施方式中，第1导电型也可以是p型，第2导电型也可以是n型。
(半导体元件的构造)
参照图1至图17，对本实施方式所涉及的半导体元件1000进行说明。
图1以及图2分别是用于说明本实施方式所涉及的半导体元件1000的概略的剖视图以及俯视图。半导体元件1000具备第1导电型的半导体基板101、和配置在半导体基板101的主面上的作为第1导电型的碳化硅半导体层的漂移层102。在图1所示的例子中，半导体元件1000在漂移层102与半导体基板101之间具备缓冲层102B。缓冲层102B也可以省略。在漂移层102内配置有末端区域150。末端区域150包括保护环区域151、包围其周边的多个环的FLR(Field Limiting Ring：场限环)区域152、以及末端注入区域154。
在漂移层102上配置有第1电极159。第1电极159与漂移层102形成肖特基结。由此，能够实现具有优异的整流性的半导体元件1000。第1电极159在和作为碳化硅半导体层的漂移层102相接的面的缘部与保护环区域151相接。与保护环区域151相接的金属材料也可以仅为第1电极159。保护环区域151也可以与第1电极159形成非欧姆结。在第1电极159的表面配置有表面电极112。
在漂移层102的表面102S上的一部分配置有绝缘膜111。绝缘膜111覆盖末端区域150的一部分。第1电极159的一部分也可以覆盖绝缘膜111上。以覆盖绝缘膜111上的至少一部分的方式配置有钝化膜114。钝化膜114也可以覆盖表面电极112的一部分。
从半导体基板101的法线方向观察，在漂移层102中的位于末端区域150的内侧的区域也可以配置有多个第2导电型的势垒区域153。通过形成势垒区域153，能够降低对在第1电极159以及漂移层102中形成的肖特基结施加反向偏压的情况下的肖特基漏电流。势垒区域153形成在漂移层102的表面102S侧。势垒区域153也可以在漂移层102的表面102S与第1电极159相接。
此外，在漂移层102的表面102S上的端部配置有密封环1120。也可以在密封环1120的下方配置有阻挡金属1590。密封环1120或者阻挡金属1590在漂移层102的表面102S经由绝缘膜111的开口而与第2导电型的末端注入区域154相接。在从半导体基板101的基板中央朝向端部的方向上，密封环1120或者阻挡金属1590与漂移层102的表面102S的接触宽度设计得比末端注入区域154的宽度窄。即，密封环1120或者阻挡金属1590与漂移层102的表面102S相接的面整体位于末端注入区域154上。密封环1120的至少一部分被钝化膜114覆盖。钝化膜114覆盖密封环1120的外侧端部，延伸至配置在密封环1120的外侧的绝缘膜111的外侧111B。另外，绝缘膜111通过开口被分为内侧111A和外侧111B。
在半导体基板101的与主面对置的面即背面上配置有第2电极110。第2电极110与半导体基板101形成欧姆结。在第2电极110的下表面、即与半导体基板101相反的一侧的面配置有背面电极113。另外，虽然未图示，但为了降低半导体基板101的背面与第2电极110的欧姆结的接触电阻，也可以相对于半导体基板101的背面形成第1导电型的注入区域。
如图1所示，末端区域150也可以具备与第1电极159的一部分相接的第2导电型的保护环区域151、以包围保护环区域151的方式配置的作为包含多个第2导电型的环的浮动区域的FLR区域152、以及末端注入区域154。FLR区域152被配置为不与保护环区域151接触。另外，末端区域150只要具备以包围漂移层102的表面的一部分的方式配置的至少一个区域即可，并不限定于例示的结构。例如，作为末端区域150，也可以形成使第2导电型的杂质浓度在半导体基板101的面内方向上变化的JTE(Junction Termination Extention：结终端扩展)区域。
接下来，图2表示俯视观察半导体元件1000的漂移层102的表面102S的结构。为了简化说明，在此未图示漂移层102的表面102S上的构造物。漂移层102中的被末端区域150包围的中央区域是有效区域102A。在有效区域102A的至少一部分上配置有第1电极159。电流在漂移层102的表面102S中流过有效区域102A。如图2所示，在具有势垒区域153的结构的情况下，半导体元件1000的正向电流在有效区域102A中的配置有势垒区域153的区域以外选择性地流过。但是，在相对于第2电极而向第1电极施加了较大的正向电压的情况下，可以在势垒区域153中也流过正向电流。
在相对于半导体元件1000的第2电极110而向第1电极159施加负的电压时，存在由于高电场集中在半导体元件1000内而导致耐压降低的情况。为了抑制该耐压降低，设置有末端区域150。末端区域150在半导体元件1000的角部如图2所示那样具有曲率而配置。末端区域150例如其内周以及外周能够通过由直线构成的至少两个直线区域和包含曲线的扇形区域来表现。扇形区域被配置为连接至少两个直线区域的端部。在该例子中，直线区域的内周以及外周仅由直线构成，但内周以及外周的一部分也可以不是直线状。此外，与扇形区域相连的两个区域也可以不是直线区域。例如，其内周以及外周也可以由曲率比扇形区域大的曲线构成。
在图2所示的例子中，在配置于半导体元件1000的角部的末端区域150中，末端注入区域154的内周以及外周、FLR区域152中的环的内周以及外周、保护环区域151的外周具有相同的曲率中心P。另外，为了准确地表现末端区域150的直线区域和扇形区域，在图2以及关联图所示的例子中，附加有从曲率中心P沿上下方向以及水平方向延伸的辅助线。
图3是从表面电极112所在的一侧观察图1所示的半导体元件1000的图。在图3所示的例子中，表面电极112的端部、密封环1120的内周端部以及外周端部由虚线表示，钝化膜114的内周端部以及外周端部由实线表示。钝化膜114的外周端部包围密封环1120的外周端部。此外，在图3所示的例子中，漂移层102的端部由最外周的四边的实线表示。即，漂移层102例如从4英寸的半导体晶片切出，具有四边形状。表面电极112的外周端部、密封环1120的内周端部以及外周端部在半导体元件1000的角部具有与图2所示的点P相同的曲率中心。另一方面，钝化膜114的外周端部在半导体元件1000的角部具有配置在比点P更靠外侧的点Q作为曲率中心。在此，以点Q为中心，将钝化膜114的外周端部的角部的曲率半径设为R1。此外，钝化膜114的外周端部的边与半导体元件1000的边大致平行地配置。
密封环1120的内周端部以及外周端部的角部的曲率中心配置在与点P相同的位置。此外，密封环1120的内周端部以及外周端部的边与半导体元件1000的边大致平行地配置。即，密封环1120的内周端部以及外周端部的边与钝化膜114的外周端部的边大致平行地配置。
在此，将半导体元件1000的角部的钝化膜114的外周端部与密封环1120的外周端部的距离设为L1，将半导体元件1000的边部的钝化膜114的外周端部与密封环1120的外周端部的距离设为L2，以使L1＞L2且R1≥L2的方式决定点Q的位置。通过L1＞L2，在半导体元件的角部，能够增大密封环1120外侧的钝化膜114与绝缘膜111的接触面积。此外，在R1＝L2时，点Q位于将左右侧的密封环1120的外周端部的边延长的垂直线与将上下侧的密封环1120的外周端部的边延长的水平线交叉的四个点中的任一点。根据该条件，排除角部的钝化膜114的外周端部为直角的形状。如果角部的钝化膜114的外周端部为直角，则应力集中于该部位而容易产生钝化膜114的翘起。如果角部的钝化膜114的外周端部变圆，则向特定的部位的应力集中被缓和，不易产生钝化膜114的翘起。
通过以满足L1＞L2以及R1≥L2的方式决定角部的钝化膜114的外周端部，从而能够抑制钝化膜114的外周端部的翘起的产生，能够提高半导体元件1000的可靠性。此外，即使在钝化膜114的端部产生了翘起的情况下，该翘起也不易发展到密封环1120。由此，能够维持半导体元件1000的高可靠性。此外，通过视觉辨认密封环1120的外侧的钝化膜114的角部，从而能够容易地判断钝化膜114的端部的翘起的发展状况。由此，能够预先排除担心可靠性不良的半导体元件。
点Q也可以位于由密封环1120的外周端部包围的区域内。在该情况下，与点Q位于上述的区域外的情况相比，L1变短。尽管如此，钝化膜114的端部的翘起也不易发展到密封环1120。由此，能够提高半导体元件1000的可靠性。此外，若将密封环1120的外周端部的曲率半径设为R5，则优选R1＜R5。由此，在半导体元件的角部，能够增大密封环1120外侧的钝化膜114与绝缘膜111的接触面积。此外，作为优选的一例，L2可以为5μm以上且25μm以下。由此，能够减小半导体元件的非有效区域。
钝化膜114大多由有机保护膜形成。即，钝化膜114可以包括有机保护膜。钝化膜114例如使用聚酰亚胺(polyimide)或者聚苯并噁唑(polybenzoxazole)。在本实施例中，说明使用聚苯并噁唑作为钝化膜114的例子。钝化膜114在半导体元件1000的制造工序中通过涂敷、开口形成以及热处理而形成。通过涂敷工序，钝化膜114具有例如10μm的膜厚。之后，除去不需要的部分，形成开口，通过热处理得到钝化膜114。作为有机保护膜的钝化膜114通过热处理而收缩。因此，与开口形成前的状态不同。首先，若着眼于半导体元件1000的与半导体基板101的主面垂直的方向，则例如涂敷后的膜厚为10μm的钝化膜114有时在热处理后降低至5μm程度。当然，有机保护膜不仅在与半导体基板101的主面垂直的方向上热收缩，而且在与半导体基板101的主面平行的方向上也热收缩。
图4A～图4C是图3所示的IV-IV截面中的半导体元件1000的端部的剖视图。图4A表示钝化膜114的外周端部正常密接的例子，图4B以及图4C表示在钝化膜114的外周端部产生翘起的例子。为了简单起见，省略漂移层102以下的构造。如图4A所示，钝化膜114的外周端部由于热收缩的影响而成为平缓的形状。在密封环1120或者阻挡金属1590中，从最外侧的位置到钝化膜114的外周端部的距离为L2。钝化膜114与绝缘膜111相接。另一方面，如图4B所示，钝化膜114的外周端部的一部分有时会仅翘起例如区域L21。因此，为了强化钝化膜114与绝缘膜111的密接性，可考虑使距离L2足够大。然而，密封环1120的外侧的区域是半导体元件1000的非有效区域。换言之，密封环1120的外侧的区域是无助于电流通电以及耐压维持的无用区域。如果充分增大距离L2，则芯片面积变大，因此每个芯片的电流密度变小。其结果是，器件特性降低。若为了确保同等的电流而使芯片面积进一步变大，则半导体元件1000的成本增大。因此，希望距离L2尽可能小。
接下来，将角部的钝化膜114的外周端部为直角的半导体元件作为比较例进行说明。
图5是从上方观察作为比较例的半导体元件5000的图。如图5所示，半导体元件5000中的钝化膜1140的外周端部与芯片端部大致平行地配置。为了尽可能地增大密封环1120外侧的钝化膜1140与绝缘膜111之间的接触面积，钝化膜1140的角部不具有圆角，配置成大致直角。通过这样配置，能够抑制上述钝化膜的翘起。
在此，在将图5所示的例子中的从钝化膜1140的角部的外周端部到封环1120为止的最短距离设为L3时，与图3所示的距离L1之间L3＞L1的关系成立。由距离L3表示的区域也是半导体元件5000的非有效区域。换言之，由距离L3表示的区域是无助于电流通电的无用区域。在此，再次着眼于图5。若将密封环1120的外周端部以及内周端部的曲率半径分别设为R5以及0R6，则通过尽可能将曲率中心点P配置在外侧而减小曲率半径R5以及R6，由此能够减小距离L3。从而，能够进一步增大半导体元件5000的导通区域即有效区域。
然而，若如上述那样减小距离L3，则半导体元件5000的角部的钝化膜1140与绝缘膜111之间的接触面积变小。其结果是，容易产生钝化膜的翘起。在半导体元件5000的角部，钝化膜热收缩时的应力大。如图5所示，在钝化膜1140的角部配置成大致直角的情况下，钝化膜1140的翘起变得显著，产生剥离。在构造上，由于L3比L2大，因此角部的剥离与边部的翘起相比变得更显著。因此，在形成钝化膜1140后的半导体工艺、封装化或者模块化等等组装工序中，角部的剥离发展，可能无法覆盖密封环1120内侧的区域。在该情况下，可能产生元件特性的降低或者可靠性的降低。
在此，在本公开的半导体元件1000中，在角部使钝化膜114的外周端部具有圆角，其曲率半径R1设定为距离L2以上，距离L1设定得比距离L2大。与比较例同样，若尽量将曲率中心点P配置在外侧而减小曲率半径R5以及R6，则从上方观察半导体元件1000时，存在在角部的钝化膜114的外周端部产生翘起的情况。即使在该情况下，通过将曲率半径R1设为距离L2以上，也能够使半导体元件1000的角部与半导体元件1000的边部的钝化膜114的外周端部的翘起成为相同程度。此外，通过使距离L1大于距离L2，钝化膜114的与绝缘膜111的接触面积变大。由此，能够防止热收缩时的影响比边部大的角部处的剥离。
通过使距离L1比距离L2大，还能够得到与上述不同的效果。一般而言，在堆积于基板上的薄膜中存在翘起的情况下，由于空气等介质介于翘起的部分，从而产生折射率的变化。由此，若从上方进行确认，则薄膜的翘起被观察为颜色的变化。因此，容易发现薄膜的翘起。然而，这仅限于薄膜的膜厚在一定程度上均匀的情况。在此，如图4B以及图4C所示，对在边部钝化膜114的翘起发展的例子进行说明。如图4B以及图4C所示，钝化膜114也受到热收缩的影响，在端部截面成为带有圆角的形状。由此，随着接近端部，膜厚变小。此外，在距离L2小，例如为20μm程度的情况下，在通过显微镜从半导体元件1000的上方确认的情况下，即使图4B或者图4C所示的翘起位于密封环1120的外侧，也不容易将与没有翘起的情况的差异作为颜色的变化来确认。此外，即使翘起进一步发展而在与密封环1120相接的部分也产生翘起的情况下，在密封环1120的宽度仍然只有20μm程度的情况下，也不容易确认有无翘起所致的颜色的变化。这样，一般而言，不容易确认边部的钝化膜114端部的异常。
另一方面，在本公开的半导体元件1000中，角部的距离L1设定为大于边部的距离L2。图6A～图6C是表示图3所示的角部的VI-VI截面的图。图6A表示钝化膜114的外周端部正常密接的例子，图6B以及图6C表示在钝化膜114的外周端部产生翘起的例子。在此，图6C所示的角部的钝化膜114的外周端部在从基板端朝向基板中央的方向上具有距离L12的翘起。该距离与图4C所示的边部的钝化膜114的外周端部的翘起所具有的距离为相同程度。在此，在由距离L1表示的区域中，将翘起的部分的区域设为W12，将密接的状态的区域设为W2。
通过视觉辨认区域W12以及区域W2、正常的密封环1120内侧的区域的颜色的差异，能够确认在区域W2中没有翘起。由此，在角部，在密封环1120的外侧的一部分，确保钝化膜114与绝缘膜111密接。此外，也确保了角部的密封环1120上的钝化膜114的密接性。因此，能够进行角部以及边部的密封环1120上的钝化膜114的光学式比较。其结果是，通过在显微镜观察时视觉辨认比较钝化膜114的色调，能够容易地辨别在边部翘起是否发展至密封环1120上的钝化膜114。当然，不限于视觉辨认，也可以是基于计测器的判别。
相反，在角部在密封环1120的外侧全部产生翘起的情况下，在密封环1120外侧的钝化膜114中，区域W2消失，由距离L1表示的区域全部成为区域W12。因此，在边部，钝化膜114的翘起有可能发展至密封环1120上。为了确保半导体元件1000的可靠性，希望确保密封环1120的内侧的钝化膜114的密接性。若存在密封环1120上的钝化膜114的翘起，则也担心翘起发展至密封环1120的内侧。因此，希望确保密封环1120上的钝化膜114的密接性。
根据以上，为了辨别是否能够确保角部的区域W2，以满足
L1＞L2
R1≥L2
的方式配置钝化膜114。由此，能够监视在角部的钝化膜114的翘起或者剥离的防止和钝化膜114的翘起的发展状况，能够预先预测半导体元件1000的可靠性不良。
本发明人在一般的封装(TO-247)中组装本公开的半导体元件1000，实施了压力试验。
图7A以及图7B是表示针对本公开的半导体元件1000实施了高温偏压试验(HighTemperature Reverse Bias Test：HTRB)的结果的图。此外，图8A以及图8B是表示针对本公开的半导体元件1000实施了高温高湿偏压试验(Temperature Humidity Bias Test：THB)的结果的图。另外，将半导体元件1000的具体结构示于表1。
[表1]
结构要素 材料 导电型 杂质密度(1/cm<sup>3</sup>) 其他
缓冲层102B 4H-SiC n型 1×10<sup>18</sup> 膜厚1μm
漂移层102 4H-SiC n型 1×10<sup>16</sup> 膜厚11μm
保护环区域151 4H-SiC p型 表面浓度≥1×10<sup>20</sup> 注入离子：Al
FLR领域152 4H-SiC p型 表面浓度≥1×10<sup>20</sup> 注入离子：Al
势垒区域153 4H-SiC p型 表面浓度≥1×10<sup>20</sup> 注入离子：Al
末端注入区域154 4H-SiC p型 表面浓度≥1×10<sup>20</sup> 注入离子：Al
肖特基电极159 Ti - - 膜厚0.2μm
绝缘膜111 SiO<sub>2</sub> - - 膜厚1.4μm
钝化膜114 聚苯并噁唑 - - 膜厚5μm
另外，关于其他结构等在后面叙述。
在HTRB试验中，在175℃的环境下，相对于背面电极113而向表面电极112施加-1200V的电压。在THB试验中，在85℃以及相对湿度85％的环境下，相对于背面电极113而向表面电极112施加-1000V的电压。本发明人各准备了22个本公开的半导体元件1000而实施了HTRB试验以及THB试验。然后，本发明人测定室温下的电流-电压特性，与实施HTRB试验以及THB试验前的电流-电压特性相比，将其变化图表化。在此，将从上方观察半导体元件1000时的面积设为0.2cm2。在半导体元件1000中，将电流从表面电极112流向背面电极113的方向设为正向。将正向流动的电流为50A时表面电极112相对于背面电极113的导通电压设为Vf50。将表面电极112相对于背面电极113的电压为-1200V时反向流动的漏电流设为Ir1200。图7A以及图8A所示的Vf50变化率表示将施加压力后的Vf50除以施加压力前(初期)的Vf50而得到的值。例如，如果Vf50变化率为1，则意味着Vf50没有从初期变动，如果Vf50变化率大于1，则意味着Vf50比初期大。同样地，Ir1200变化率表示将施加压力后的Ir1200除以施加压力前(初期)的Ir1200而得到的值。在任一试验中，即使在施加2000h以上的压力后，导通电压Vf50以及漏电流Ir1200相对于压力施加前的值也几乎没有变动。由此，可知本公开的半导体元件1000提供了能够耐受HTRB试验以及THB试验的构造。
(半导体元件的制造方法)
接下来，对本实施方式所涉及的半导体元件1000的制造方法进行说明。图9至图17是说明本实施方式所涉及的半导体元件1000的制造方法的一部分的剖视图。
首先，准备半导体基板101。半导体基板101例如是电阻率为0.02Ωcm程度的低电阻的第1导电型(n型)4H-SiC(0001)，是在＜11-20＞方向上例如偏切了4度的基板。在此，＜11-20＞中的“-”表示上划线。即，＜11-20＞表示
Figure BDA0002382742820000151
如图9所示，在半导体基板101上，通过外延生长形成n型的漂移层102。n型漂移层102的杂质浓度低于半导体基板的杂质浓度。在形成漂移层102之前，也可以在半导体基板101上堆积n型且高杂质浓度的SiC所构成的缓冲层102B。缓冲层的杂质浓度例如为1×1018cm-3，缓冲层的厚度例如为1μm。漂移层102例如由n型4H-SiC构成，杂质浓度以及厚度例如分别为1×1016cm-3以及11μm。能够为了得到必要的耐压而适当选择杂质浓度以及厚度。因此，并不限定于该数值。
接下来，如图10所示，在漂移层102上形成例如SiO2构成的掩模1600后，例如将Al离子注入漂移层102。由此，在漂移层102形成离子注入区域1510、1520。离子注入区域1510、1520分别在之后成为保护环区域151以及FLR区域152。此外，此时，也可以同时形成在之后成为末端注入区域154的离子注入区域1540、以及之后成为势垒区域153的离子注入区域1530。只要在想要形成离子注入区域1530、1540的相应部分形成掩模1600的开口即可。由此，能够与离子注入区域1510、1520同时形成离子注入区域1530、1540。即，无需为了形成末端注入区域154而另外增加工序。其结果是，能够简化制造工序。
此外，在该情况下，离子注入区域1510、1520、1530、1540相对于与漂移层102的表面102S垂直的方向具有相同的浓度分布。另外，势垒区域153以及末端注入区域154未必一定要配置。势垒区域153也可以根据半导体元件1000中降低漏电流的必要性而适当配置。末端注入区域154也可以根据提高耐湿性的必要性而适当配置。
另外，虽然未图示，但也可以根据需要向半导体基板101的背面侧注入例如磷或氮等第1导电型的杂质，从而进一步提高背面侧的第1导电型的浓度。
接下来，如图11所示，除去掩模1600后，在1500℃至1900℃程度的温度下进行热处理，由此从离子注入区域1510、1520、1530、1540分别形成第2导电型即p型的保护环区域151、FLR区域152、势垒区域153以及末端注入区域154。此时，第2导电型的杂质浓度可以大于1×1020cm-3以上。这样，通过提高第2导电型的杂质浓度，在势垒区域153与其表面上形成的第1电极之间、以及末端注入区域154与其表面上形成的密封环或者阻挡金属之间产生的耗尽层的宽度变窄。其结果是，能够降低接触电阻。另外，也可以在热处理实施前在漂移层102的表面堆积碳膜，在热处理后除去碳膜。此外，之后，也可以在漂移层102表面形成热氧化膜后，通过蚀刻除去该热氧化膜，从而使漂移层102表面清洁化。
在图1所示的例子中，漂移层102的表面102S的面内方向上的保护环区域151的宽度例如为15μm。FLR区域152以包围保护环区域151的方式包含多个环即FLR。分别形成多个FLR时的注入区域的宽度例如为1μm至2μm，间隔为0.7μm至5μm程度。FLR的宽度以及各FLR间的间隔既可以是固定值，也可以为了实现半导体元件1000的期望耐压而变化。FLR区域152中的FLR的条数在本实施方式中为25条。该根数也可以为了实现期望耐压而变更，可以是10条至30条程度。在包含保护环区域151以及FLR区域152的末端区域150中，第2导电型的杂质的最大浓度例如为2×1020cm-3程度，深度例如为1μm。
第2导电型的杂质的深度如下定义。末端区域150例如通过离子注入而形成。此时，若从表面沿深度方向描绘第2导电型的杂质浓度，则该浓度在至某一深度为止具有由离子注入条件规定的值。规定的值比漂移层102的第1导电型的杂质浓度高。另一方面，在较深的区域中注入离子不会到达。因此，该浓度在较深的区域降低。在此，漂移层102的第1导电型的浓度在深度方向上是恒定的，并且例如是1×1016cm-3。在第2导电型的杂质浓度于某深度处与第1导电型的杂质浓度相同(1×1016cm-3)、且在比其更深的区域中不超过第1导电型的杂质浓度(1×1016cm-3)的情况下，将该深度定义为第2导电型的杂质的深度。
此外，在图1所示的例子中，漂移层102的表面102S的面内方向上的势垒区域153的宽度例如为2μm，也可以是以2μm至6μm程度的间隔配置。势垒区域的形状以及配置间隔能够为了实现半导体元件的所期望的特性而适当选择。进而，在图1所示的例子中，漂移层102的表面102S的面内方向上的末端注入区域154的宽度例如为15μm，与FLR区域152分离地配置。
接下来，如图12所示，在漂移层102的表面102S例如仅形成1400nm的由SiO2构成的绝缘膜111而保护表面之后，在半导体基板101的背面堆积例如200nm程度的Ni后，在约1000℃下进行热处理，由此形成第2电极110。第2电极110与半导体基板101的背面形成欧姆结。电极种类并不限定于Ni，例如也可以选择Ti或者Mo等能够形成硅化物的金属。
接下来，利用光致抗蚀剂形成掩模，例如通过湿式蚀刻，使保护环区域151的一部分、保护环区域151的内侧的漂移层102、以及末端注入区域154的一部分露出。然后，除去掩模。这样，如图13所示，获得具有开口的绝缘膜111。开口方法并不限定于湿式蚀刻，也可以是干式蚀刻或者并用干式蚀刻与湿式蚀刻。
接下来，如图14所示，堆积第1电极用导电膜159F，使得覆盖具有开口的绝缘膜111以及在开口露出的漂移层102的整个面。第1电极用导电膜159F是能够对漂移层102形成肖特基势垒的金属。第1电极用导电膜159F例如为Ti、Ni或者Mo，其厚度例如为200nm。在堆积第1电极用导电膜159F后，在100℃以上且700℃以下的温度下对具有第1电极用导电膜159F的半导体基板101进行热处理。由此，第1电极用导电膜159F与未形成势垒区域153以及末端注入区域154的漂移层102形成肖特基结。
接下来，在第1电极用导电膜159F的上方堆积表面电极用导电膜。表面电极用导电膜是例如包含Al的3μm至6μm程度的金属膜。通过在表面电极用导电膜上形成掩模来蚀刻不需要的部分，也除去第1电极用导电膜159F的一部分，使绝缘膜111的一部分露出。在对表面电极用导电膜和第1电极用导电膜159F的一部分进行蚀刻之后除去掩模，由此形成图15所示那样的表面电极112以及图案化后的第1电极159。进而，形成密封环1120以及阻挡金属1590。此时的蚀刻可以是湿蚀刻或者干蚀刻。通过这样形成，第1电极159和阻挡金属1590具有相同的结构、即相同的材料。例如，如果第1电极159是以Ti为主的金属薄膜，则阻挡金属1590也成为以Ti为主的金属薄膜。此外，表面电极112以及密封环1120具有相同的结构、即相同的材料。例如，如果表面电极112是以Al为主的金属膜，则密封环1120也成为以Al为主的金属膜。在密封环1120的下方也可以包含Ti、Ni或者Mo等金属。由此，能够提高半导体元件的耐湿性。
接下来，形成露出的绝缘膜111以及表面电极112，进而在密封环1120的上方形成由聚酰亚胺等的有机膜构成的钝化膜用绝缘膜。第1电极159上的表面电极112也可以包含与密封环1120相同的金属。由此，能够在同一工序中形成表面电极112以及密封环1120，能够简化制造工序。在形成钝化膜用绝缘膜之后，准备具有使钝化膜用绝缘膜中的形成于表面电极112的一部分之上的部分、和形成于绝缘膜111的外侧111B的端部上的部分暴露那样的开口的掩模。通过在该掩模中使用的干式蚀刻、湿式蚀刻或者显影等，对钝化膜用绝缘膜的一部分进行蚀刻，使表面电极112的一部分和绝缘膜111的外侧111B的端部露出。然后，除去掩模。由此，如图16所示，得到表面电极112的一部分和绝缘膜111的外侧111B的端部开口的钝化膜114。钝化膜114优选由有机绝缘体形成。钝化膜114采用聚酰亚胺、聚苯并噁唑等一般的半导体功率器件中使用的有机保护膜。
接下来，如图17所示，根据需要形成背面电极113。背面电极113的形成工序可以在上述钝化膜114的形成工序之前，也可以在表面电极112的形成工序之前。背面电极113例如从与第2电极110相接的一侧按照Ti、Ni以及Ag的顺序堆积而形成。Ti、Ni以及Ag的厚度例如分别为0.1μm、0.3μm以及0.7μm。经过以上的工序，形成有半导体元件1000。
(变形例)
以下，对本实施方式的半导体元件的变形例进行说明。
本公开的半导体元件1000是具有势垒区域153的JBS构造，但如图18以及图19所示，也可以变更势垒区域153的形状。例如，在图18以及图19所示的半导体元件1005中，势垒区域153不是四边形状，而是具有在一个方向上延伸的条状的形状。在该情况下，通过配置如图3所示的钝化膜114，也能够确保可靠性。
此外，如图20以及图21所示，也可以是不配置末端注入区域154的半导体元件1030。在该情况下，通过配置如图3所示的钝化膜114，也能够确保可靠性。在该构造的情况下，由于末端区域150不包括末端注入区域154，因此配置在密封环1120下方的阻挡金属1590与第1导电型的碳化硅半导体层102相接。
此外，如图22以及图23所示，也可以是不配置势垒区域153的半导体元件1050。在该情况下，通过配置如图3所示的钝化膜114，也能够确保可靠性。
此外，如图24所示，也可以是不在密封环1120的下方配置阻挡金属1590，密封环1120直接与末端注入区域154相接的半导体元件1060。在该情况下，通过配置如图3所示的钝化膜114，也能够确保可靠性。
此外，如图25所示，钝化膜114也可以是多层构造。在图25所示的半导体元件1070中，钝化膜114包含第1钝化膜114a以及第2钝化膜114b。第1钝化膜114a例如为有机保护膜，由聚酰亚胺形成，第2钝化膜114b例如由SiN形成。第2钝化膜114b也可以配置得比第1钝化膜114a小。在该结构中，第2钝化膜114b也可以隔着绝缘膜111覆盖末端区域150的至少一部分。此外，第2钝化膜114b也可以覆盖表面电极112的上表面的一部分或者表面电极112的端面。图25所示的钝化膜当然也可以置换为图1至图24所示的钝化膜。
此外，在本公开的半导体元件中，作为末端构造的一部分而形成了FLR区域，但并不限定于此。例如，也可以代替配置FLR区域，而置换为第2导电型的浓度从半导体基板的面内的中心朝向端部变低的JTE区域。在该情况下，JTE区域可以与内侧的保护环区域相接，也可以与外侧的末端注入区域相接。
本公开的半导体元件的结构以及各结构要素的材料并不限定于上述例示的结构以及材料。例如，第1电极159的材料不限于上述例示的Ti、Ni以及Mo。第1电极159可以使用从与漂移层102形成肖特基结的其他金属、以及它们的合金以及化合物构成的组中选择的材料。
此外，也可以在第1电极159与表面电极112之间形成例如包含TiN的阻挡膜。阻挡膜的厚度例如为50nm。
此外，在本公开的实施方式中，说明了半导体元件为肖特基二极管的例子，但并不限定于此。本公开的钝化膜114具有密封环，可以应用于包括碳化硅的半导体元件。该半导体元件例如也可以是在密封环的内侧包含保持耐压的末端构造、以及使电流接通断开的多个单位单元的MISFET。
此外，在本公开的实施方式中，对碳化硅为4H-SiC的例子进行了说明，但碳化硅也可以是6H-SiC、3C-SiC或者15R-SiC等其他的多型。此外，在本公开的实施方式中，对SiC基板的主面为从(0001)面偏切的面的例子进行了说明，但SiC基板的主面也可以是(11-20)面、(1-100)面、(000-1)面、或者它们的偏切面。此外，作为半导体基板101，也可以使用Si基板。也可以在Si基板上形成3C-SiC漂移层。在该情况下，也可以在Si基板的熔点以下的温度下实施用于使注入到3C-SiC的杂质离子活性化的退火。
产业上的可利用性
本公开例如可使用在用于搭载至民用、车载用或者产业设备用的电力变换器的功率半导体器件中。

Claims (7)

1.一种半导体元件，具备；
单导电型的半导体基板，具有主面以及背面，该背面位于与所述主面相反的一侧；
单导电型的碳化硅半导体层，配置在所述半导体基板的所述主面上；
末端区域，配置在所述碳化硅半导体层内，并且配置在所述碳化硅半导体层的中央区域的周围；
绝缘膜，覆盖所述末端区域的一部分，使其他部分露出；
第1电极，配置在所述碳化硅半导体层的所述中央区域的至少一部分上；
第2电极，配置在所述半导体基板的所述背面上，与所述半导体基板形成欧姆结；
密封环，配置在所述末端区域的所述其他部分上且配置在所述第1电极的周围；以及
钝化膜，覆盖所述绝缘膜的至少一部分以及所述密封环的至少一部分，包含有机膜，
在从与所述主面垂直的方向观察时，
所述钝化膜的外周端部包围所述密封环的外周端部，
所述碳化硅半导体层具有四边形的形状，
所述碳化硅半导体层的所述四边形的边部的从所述密封环的所述外周端部到所述钝化膜的所述外周端部的距离L2、所述碳化硅半导体层的所述四边形的角部的从所述密封环的所述外周端部到所述钝化膜的所述外周端部的距离L1、所述碳化硅半导体层的所述角部的所述钝化膜的所述外周端部的曲率半径R1，满足L1＞L2且R1≥L2。
2.根据权利要求1所述的半导体元件，其中，
所述距离L2为5μm以上且25μm以下。
3.根据权利要求1所述的半导体元件，其中，
在从与所述主面垂直的方向观察时，所述碳化硅半导体层的所述角部的所述钝化膜的所述外周端部的曲率中心位于由所述密封环的所述外周端部包围的区域内。
4.根据权利要求1所述的半导体元件，其中，
在将从与所述主面垂直的方向观察时的所述角部的所述密封环的外周端部的曲率半径设为R5时，满足R1＜R5。
5.根据权利要求1所述的半导体元件，其中，
所述密封环包含金属。
6.根据权利要求5所述的半导体元件，其中，
在所述第1电极上，具备包含与所述密封环相同材料的金属的表面电极。
7.根据权利要求1所述的半导体元件，其中，
所述第1电极与所述碳化硅半导体层形成肖特基结。
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