CN111524966A - 一种降低高压互连影响的横向高压器件 - Google Patents

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Abstract

本发明提供一种降低高压互连影响的横向高压器件，包括第一型掺杂杂质接触区、第二型掺杂杂质接触区、第一型掺杂杂质阱区、第二型掺杂杂质阱区、第一型掺杂杂质外延层、第一型掺杂杂质漂移区、绝缘埋层、第二型掺杂杂质衬底、源电极、栅电极、漏电极、栅氧化层、硅局部氧化隔离氧化层，器件高压互连区的漂移区设置为线性变掺杂，降低高压互连线对器件表面电场的影响，提高器件击穿电压。

Description

一种降低高压互连影响的横向高压器件
技术领域
本发明属于半导体功率器件领域，具体涉及一种降低高压互连影响的横向高压器件。
背景技术
器件设计的样式大部分为跑道型，主要分为两部分区域：高压互连区和非高压互连区，其中高压互连区指的是高压互连线(High Voltage Interconnection，简称HVI)下方的区域结构。当高压互连线跨过横向双扩散金属氧化物半导体场效应管LDMOS(LateralDouble-Diffused MOSFET)等高压器件的漂移区时，会导致电场线在器件表面的某个地方过于集中，从而使器件提前发生击穿，无法达到预期耐压值。因此研究一种降低高压互连影响的横向高压器件具有重大的意义。
发明内容
本发明针对在高压互连电路中，高压互连线跨过横向器件表面时，导致电场线在器件局部区域过于集中，在器件表面产生感应电荷，使漂移区难以完全耗尽，造成器件提前发生击穿的问题，提供一种降低高压互连影响的横向高压器件。本发明通过改变高压互连区漂移区掺杂方式，设计高压互连区的漂移区掺杂浓度为线性分布，从而降低源端电场峰值，提高漏端电场峰值，优化表面电场分布，提高器件击穿电压
为了实现上述发明目的，技术方案如下：
一种降低高压互连影响的横向高压器件，包括非高压互连区结构和高压互连区结构；
非高压互连区结构包括第二型掺杂杂质衬底8、在第二型掺杂杂质衬底8上形成的绝缘埋层7，在绝缘埋层7上形成第一型掺杂杂质外延层5，在第一型掺杂杂质外延层5左侧通过离子注入形成第二型掺杂杂质阱区3，置于第二型掺杂杂质阱区3内部表面重掺杂的第一型掺杂杂质接触区1及第一型掺杂杂质接触区1相邻的第二型掺杂杂质接触区2，在第一型掺杂杂质外延层5的右侧通过离子注入形成的第一型掺杂杂质阱区4，置于第一型掺杂杂质阱区4内部表面重掺杂的第一型掺杂杂质接触区1，第一型掺杂杂质外延层5表面的硅局部氧化隔离氧化层12，栅氧化层11置于硅局部氧化隔离氧化层12左侧的半导体器件表面，栅氧化层11覆盖第二型掺杂杂质阱区3右侧表面，并覆盖部分第一型掺杂杂质接触区1及部分第一型掺杂杂质外延层5表面，栅电极10置于栅氧化层11之上并覆盖部分硅局部氧化隔离氧化层12，源电极9位于第二型掺杂杂质阱区3中的第一型掺杂杂质接触区1和第二型掺杂杂质接触区2表面的上方，并将第一型掺杂杂质接触区1和第二型掺杂杂质接触区2短接，漏电极13位于第一型掺杂杂质阱区4内的第一型掺杂杂质接触区1的表面；
高压互连区结构包括第二型掺杂杂质衬底8、在第二型掺杂杂质衬底8上形成的绝缘埋层7，在绝缘埋层7上形成通过离子注入形成的第一型掺杂杂质漂移区,第一型掺杂杂质漂移区从左到右依次包括第一型掺杂杂质漂移区a、第一型掺杂杂质漂移区b、第一型掺杂杂质漂移区c、第一型掺杂杂质漂移区d、第一型掺杂杂质漂移区e，在第一型掺杂杂质漂移区a左侧通过离子注入形成第二型掺杂杂质阱区3，置于第二型掺杂杂质阱区3内部表面重掺杂的第二型掺杂杂质接触区2，在第一型掺杂杂质漂移区e的右侧通过离子注入形成的第一型掺杂杂质阱区4，置于第一型掺杂杂质阱区4内部表面重掺杂的第一型掺杂杂质接触区1，第一型掺杂杂质漂移区表面设有硅局部氧化隔离氧化层12，栅氧化层11置于硅局部氧化隔离氧化层12左侧的半导体器件表面，栅氧化层11覆盖第二型掺杂杂质阱区3右侧表面，并覆盖部分第二型掺杂杂质接触区2及部分第一型掺杂杂漂移区表面，栅电极10置于栅氧化层11之上并覆盖部分硅局部氧化隔离氧化层12，源电极9位于第二型掺杂杂质阱区3中的第二型掺杂杂质接触区2表面的上方，漏电极13位于第一型掺杂杂质阱区4内的第一型掺杂杂质接触区1的表面，并且跨过器件表面。
作为优选方式，所述器件结构的非高压互连区的第一型掺杂杂质外延层5和高压互连区的第一型掺杂杂质漂移区的掺杂浓度不同，在不影响非高压互连区耐压的同时，优化高压互连区表面电场分布，提高器件击穿电压。
作为优选方式，所述器件的非高压互连区第一型掺杂杂质外延层5和高压互连区的第一型掺杂杂质漂移区是在不同的工艺步骤中形成。
作为优选方式，所述器件高压互连区的第一型掺杂杂质漂移区a、第一型掺杂杂质漂移区b、第一型掺杂杂质漂移区c、第一型掺杂杂质漂移区d、第一型掺杂杂质漂移区e的掺杂浓度依次递增，其目的在于降低源端电场峰值，提高漏端电场峰值。
作为优选方式，所述的第一型掺杂杂质为施主型，第二型掺杂杂质为受主型时，此时，电极相对源极偏置在正电位；所述第一型掺杂杂质为受主型，第二型掺杂杂质为施主型时，此时，电极相对于源极偏置在负电位。
本发明的有益效果为：通过设计高压互连区漂移区为线性变掺杂分布，优化源极和漏极的表面电场分布，提高器件的击穿电压。
附图说明
图1为本发明实施例提供的一种降低高压互连影响的横向高压器件的跑道型版图结构示意图；
图2为沿本发明图1中AB线的截面示意图，即非高压互连区器件结构示意图；
图3为沿本发明图1中AC线的截面示意图，即高压互连区器件结构示意图；
图4为本发明实施例高压互连区第一型掺杂杂质漂移区掺杂浓度分布示意图。
1为第一型掺杂杂质接触区，2为第二型掺杂杂质接触区，3为第二型掺杂杂质阱区，4为第一型掺杂杂质阱区，5为第一型掺杂杂质外延层，61为第一型掺杂杂质漂移区a，62为第一型掺杂杂质漂移区b，63为第一型掺杂杂质漂移区c，64为第一型掺杂杂质漂移区d,65为第一型掺杂杂质漂移区e，7为绝缘埋层，8为第二型掺杂杂质衬底，9为源电极，10为栅电极，11为栅氧化层，12为硅局部氧化隔离氧化层，13为漏电极。
具体实施方式
如图1所示，器件结构主要包括两部分：沿图1中AB线截面的非高压互连区结构和沿图1中AC线截面的高压互连区结构；
非高压互连区结构包括第二型掺杂杂质衬底8、在第二型掺杂杂质衬底8上形成的绝缘埋层7，在绝缘埋层7上形成第一型掺杂杂质外延层5，在第一型掺杂杂质外延层5左侧通过离子注入形成第二型掺杂杂质阱区3，置于第二型掺杂杂质阱区3内部表面重掺杂的第一型掺杂杂质接触区1及第一型掺杂杂质接触区1相邻的第二型掺杂杂质接触区2，在第一型掺杂杂质外延层5的右侧通过离子注入形成的第一型掺杂杂质阱区4，置于第一型掺杂杂质阱区4内部表面重掺杂的第一型掺杂杂质接触区1，第一型掺杂杂质外延层5表面的硅局部氧化隔离氧化层12，栅氧化层11置于硅局部氧化隔离氧化层12左侧的半导体器件表面，栅氧化层11覆盖第二型掺杂杂质阱区3右侧表面，并覆盖部分第一型掺杂杂质接触区1及部分第一型掺杂杂质外延层5表面，栅电极10置于栅氧化层11之上并覆盖部分硅局部氧化隔离氧化层12，源电极9位于第二型掺杂杂质阱区3中的第一型掺杂杂质接触区1和第二型掺杂杂质接触区2表面的上方，并将第一型掺杂杂质接触区1和第二型掺杂杂质接触区2短接，漏电极13位于第一型掺杂杂质阱区4内的第一型掺杂杂质接触区1的表面；
高压互连区结构包括第二型掺杂杂质衬底8、在第二型掺杂杂质衬底8上形成的绝缘埋层7，在绝缘埋层7上形成通过离子注入形成的第一型掺杂杂质漂移区,第一型掺杂杂质漂移区从左到右依次包括第一型掺杂杂质漂移区a、第一型掺杂杂质漂移区b、第一型掺杂杂质漂移区c、第一型掺杂杂质漂移区d、第一型掺杂杂质漂移区e，在第一型掺杂杂质漂移区a左侧通过离子注入形成第二型掺杂杂质阱区3，置于第二型掺杂杂质阱区3内部表面重掺杂的第二型掺杂杂质接触区2，在第一型掺杂杂质漂移区e的右侧通过离子注入形成的第一型掺杂杂质阱区4，置于第一型掺杂杂质阱区4内部表面重掺杂的第一型掺杂杂质接触区1，第一型掺杂杂质漂移区表面设有硅局部氧化隔离氧化层12，栅氧化层11置于硅局部氧化隔离氧化层12左侧的半导体器件表面，栅氧化层11覆盖第二型掺杂杂质阱区3右侧表面，并覆盖部分第二型掺杂杂质接触区2及部分第一型掺杂杂漂移区表面，栅电极10置于栅氧化层11之上并覆盖部分硅局部氧化隔离氧化层12，源电极9位于第二型掺杂杂质阱区3中的第二型掺杂杂质接触区2表面的上方，漏电极13位于第一型掺杂杂质阱区4内的第一型掺杂杂质接触区1的表面，并且跨过器件表面。
所述器件结构的非高压互连区的第一型掺杂杂质外延层5和高压互连区的第一型掺杂杂质漂移区的掺杂浓度不同，在不影响非高压互连区耐压的同时，优化高压互连区表面电场分布，提高器件击穿电压。
所述器件的非高压互连区第一型掺杂杂质外延层5和高压互连区的第一型掺杂杂质漂移区是在不同的工艺步骤中形成。
所述器件高压互连区的第一型掺杂杂质漂移区a、第一型掺杂杂质漂移区b、第一型掺杂杂质漂移区c、第一型掺杂杂质漂移区d、第一型掺杂杂质漂移区e的掺杂浓度依次递增，其目的在于降低源端电场峰值，提高漏端电场峰值。
所述的第一型掺杂杂质为施主型，第二型掺杂杂质为受主型时，此时，电极相对源极偏置在正电位；所述第一型掺杂杂质为受主型，第二型掺杂杂质为施主型时，此时，电极相对于源极偏置在负电位。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。

Claims (5)

1.一种降低高压互连影响的横向高压器件，其特征在于：包括非高压互连区结构和高压互连区结构；
非高压互连区结构包括第二型掺杂杂质衬底(8)、在第二型掺杂杂质衬底(8)上形成的绝缘埋层(7)，在绝缘埋层(7)上形成第一型掺杂杂质外延层(5)，在第一型掺杂杂质外延层(5)左侧通过离子注入形成第二型掺杂杂质阱区(3)，置于第二型掺杂杂质阱区(3)内部表面重掺杂的第一型掺杂杂质接触区(1)及第一型掺杂杂质接触区(1)相邻的第二型掺杂杂质接触区(2)，在第一型掺杂杂质外延层(5)的右侧通过离子注入形成的第一型掺杂杂质阱区(4)，置于第一型掺杂杂质阱区(4)内部表面重掺杂的第一型掺杂杂质接触区(1)，第一型掺杂杂质外延层(5)表面的硅局部氧化隔离氧化层(12)，栅氧化层(11)置于硅局部氧化隔离氧化层(12)左侧的半导体器件表面，栅氧化层(11)覆盖第二型掺杂杂质阱区(3)右侧表面，并覆盖部分第一型掺杂杂质接触区(1)及部分第一型掺杂杂质外延层(5)表面，栅电极(10)置于栅氧化层(11)之上并覆盖部分硅局部氧化隔离氧化层(12)，源电极(9)位于第二型掺杂杂质阱区(3)中的第一型掺杂杂质接触区(1)和第二型掺杂杂质接触区(2)表面的上方，并将第一型掺杂杂质接触区(1)和第二型掺杂杂质接触区(2)短接，漏电极(13)位于第一型掺杂杂质阱区(4)内的第一型掺杂杂质接触区(1)的表面；
高压互连区结构包括第二型掺杂杂质衬底(8)、在第二型掺杂杂质衬底(8)上形成的绝缘埋层(7)，在绝缘埋层(7)上形成通过离子注入形成的第一型掺杂杂质漂移区,第一型掺杂杂质漂移区从左到右依次包括第一型掺杂杂质漂移区a(61)、第一型掺杂杂质漂移区b(62)、第一型掺杂杂质漂移区c(63)、第一型掺杂杂质漂移区d(64)、第一型掺杂杂质漂移区e(65)，在第一型掺杂杂质漂移区a(61)左侧通过离子注入形成第二型掺杂杂质阱区(3)，置于第二型掺杂杂质阱区(3)内部表面重掺杂的第二型掺杂杂质接触区(2)，在第一型掺杂杂质漂移区e(65)的右侧通过离子注入形成的第一型掺杂杂质阱区(4)，置于第一型掺杂杂质阱区(4)内部表面重掺杂的第一型掺杂杂质接触区(1)，第一型掺杂杂质漂移区表面设有硅局部氧化隔离氧化层(12)，栅氧化层(11)置于硅局部氧化隔离氧化层(12)左侧的半导体器件表面，栅氧化层(11)覆盖第二型掺杂杂质阱区(3)右侧表面，并覆盖部分第二型掺杂杂质接触区(2)及部分第一型掺杂杂漂移区表面，栅电极(10)置于栅氧化层(11)之上并覆盖部分硅局部氧化隔离氧化层(12)，源电极(9)位于第二型掺杂杂质阱区(3)中的第二型掺杂杂质接触区(2)表面的上方，漏电极(13)位于第一型掺杂杂质阱区(4)内的第一型掺杂杂质接触区(1)的表面，并且跨过器件表面。
2.根据权利要求1所述的一种降低高压互连影响的横向高压器件，其特征在于：所述器件结构的非高压互连区的第一型掺杂杂质外延层(5)和高压互连区的第一型掺杂杂质漂移区的掺杂浓度不同。
3.根据权利要求1所述的一种降低高压互连影响的横向高压器件，其特征在于：所述器件的非高压互连区第一型掺杂杂质外延层(5)和高压互连区的第一型掺杂杂质漂移区是在不同的工艺步骤中形成。
4.根据权利要求1所述的一种降低高压互连影响的横向高压器件，其特征在于：所述器件高压互连区的第一型掺杂杂质漂移区a(61)、第一型掺杂杂质漂移区b(62)、第一型掺杂杂质漂移区c(63)、第一型掺杂杂质漂移区d(64)、第一型掺杂杂质漂移区e(65)的掺杂浓度依次递增。
5.根据权利要求1至4任意一项所述的一种降低高压互连影响的横向器件，其特征在于：所述的第一型掺杂杂质为施主型，第二型掺杂杂质为受主型时，此时，电极相对源极偏置在正电位；所述第一型掺杂杂质为受主型，第二型掺杂杂质为施主型时，此时，电极相对于源极偏置在负电位。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111987166A (zh) * 2020-09-07 2020-11-24 杰华特微电子（杭州）有限公司 横向双扩散晶体管的制造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1301044A (zh) * 1999-12-22 2001-06-27 松下电工株式会社 半导体器件及其制造方法
US20040175892A1 (en) * 2001-12-07 2004-09-09 Xiaoju Wu Method of manufacturing and structure of semiconductor device with field oxide structure
US20130277739A1 (en) * 2010-10-28 2013-10-24 Texas Instruments Incorporated Integrated Lateral High Voltage Mosfet
CN105097922A (zh) * 2014-05-22 2015-11-25 上海北京大学微电子研究院 一种soi功率ldmos场效应晶体管的结构及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1301044A (zh) * 1999-12-22 2001-06-27 松下电工株式会社 半导体器件及其制造方法
US20040175892A1 (en) * 2001-12-07 2004-09-09 Xiaoju Wu Method of manufacturing and structure of semiconductor device with field oxide structure
US20130277739A1 (en) * 2010-10-28 2013-10-24 Texas Instruments Incorporated Integrated Lateral High Voltage Mosfet
CN105097922A (zh) * 2014-05-22 2015-11-25 上海北京大学微电子研究院 一种soi功率ldmos场效应晶体管的结构及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111987166A (zh) * 2020-09-07 2020-11-24 杰华特微电子（杭州）有限公司 横向双扩散晶体管的制造方法
CN111987166B (zh) * 2020-09-07 2022-09-20 杰华特微电子股份有限公司 横向双扩散晶体管的制造方法

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