CN1114996C - 交错读出地址产生器 - Google Patents
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Abstract
一种在CDMA(码分多址)移动通信端用的数字复用器的交错读出地址产生器，包括：18进制计数器，用于对输入到18进制的时钟计数，以产生列地址位；32进制计数器，响应来自18进制计数器的进位输出而启动，用于对输入到18进制的时钟计数，以产生行地址位；多路复用器，根据数据速率选择信号改变32进制计数器的输出位的位置，以可变地产生行地址位。
Description
本发明涉及一种在CDMA(码分多址)PCS(个人通信服务)移动台中所用的数字复用器(interleaver)，更具体说，涉及一种交错读出地址产生器，用于产生交错读出地址，以读出在交替存储器中所写的数据。
根据CDMAPCS移动台的SP-3384标准，规定CDMAPCS移动台应执行交织，以避免反向信道的操作误差。通过将发送数据顺序地写入交替存储器然后从该交替存储器中顺序地读出该数据来实现这种交织。
参看图1，用于实现交织的现有数字复用器包括计数器10、ROM(只读存储器)12、加法器14、基准地址产生器16和交替RAM(随机存取存储器)18。计数器10对系统时钟计数，并将其计数值加到ROM12，在ROM12中写入与该计数值对应的交错读出地址。当接收该计数值时，ROM12产生与该计数值对应的交错读出地址。基准地址产生器16产生用于从交替RAM18中读出和向RAM18中写入的基准地址。加法器14将ROM12输出的交错读出地址加到基准地址产生器16输出的基准地址上，以产生交错读出地址，交替RAM18用此地址读出写入其中的数据。交替RAM18写入从外部输入的数据，并根据从加法器14输出的交错读出地址读出写入其中的数据。
从上面的描述可知，现有的数字复用器须包括一个昂贵的用于写入交错读出地址的ROM，于是增加了制造数字复用器的成本。
同时，根据上述的SP-3384标准，这种数字复用器具有可变的数据速率。换句话说，SP-3384标准规定数据速率为9600bps和14400bps、数据速率为4800bps和7200bps、数据速率为2400bps和3600bps、以及数据速率为1200bps和1800bps。对于各种数据速率，数字复用器应不同地进行交织。因此，具有可变数据速率的CDMA系统必须包括ROM，以便对各种数据速率写入交错读出地址，从而执行交织。在如上所述数据速率为可变的情况下，写入该ROM中的数据量增加，故要增加ROM的容量。
如上所述，现有的数字复用器使用ROM来写入每个数据速率的交错读出地址，从而使得成本增加。特别是在按SP-3384标准工作的COMA PCS移动台的情况下，要求ROM的容量增加，从而加大了成本增加的问题。
因此，本发明的目的是提供一种由计数器和逻辑门组成的简单的交错读出地址产生器。
根据本发明的一方面，交错读出地址产生器包括：18计数器，用于对输入到18进制计数器的时钟进行计数，以产生列地址位；32进制计数器，响应18进制计数器的进位输出而启动，用于对输入的时钟进行计数。以产生行地址位；多路复用器，根据数据速率选择信号改变32进制计数器的输出位的位置，以可变地产生行地址位。
通过下面结合附图对实施例的详细描述，将使本发明的上述和其它目的、特点和优点更加清楚。
图1是按照现有技术的数字复用器的方框图；
图2表示将数据以数据速率9600bps和14400bps写入交替存储器时的数据排列图；
图3表示将数据以数据速率4800bps和7200bps写入交替存储器时的数据排列图；
图4表示将数据以数据速率2400bps和3600bps写入交替存储器时的数据排列图；
图5表示将数据以数据速率1200bps和1800bps写入交替存储器时的数据排列图；
图6表示用于读出以各种数据速率写入交替存储器中的数据的行读出序列图；
图7是根据本发明实施例的用于产生以数据速率9600bps和14400bps读出数据的交错读出地址的交错读出地址产生器的简图；
图8是根据本发明实施例的用于产生以数据速率4800bps和7200bps读出数据的交错读出地址的交错读出地址产生器的简图；
图9是根据本发明实施例的用于产生以数据速率2400bps和3600bps读出数据的交错读出地址的交错读出地址产生器的简图；
图10是根据本发明实施例的用于产生以数据速率1200bps和1800bps读出数据的交错读出地址的交错读出地址产生器的简图；
图11是根据本发明另一实施例的用于产生以可变数据速率读出数据的交错读出地址的可变交错读出地址产生器的简图。
下面结合附图详细描述本发明的最佳实施例，其中相同的标号代表相同的元件。另外，还应清楚了解，许多详细说明，比如所示的详细电路元件，只是为了更好地了解本发明的一个具体实例，没有这些具体说明同样可实施本发明。还应指出，有关现有技术的详细描述，如果它在说明本发明构思上并不是必需的，则被省略了。
图2表示对于CDMA PCS移动台，按照SP-3384标准，以数据速率9600bps和14400bps写入数据时，交替存储器(比如RAM)的数据排列。图中，因为写入数据的数目与地址数目相同，故图2中所示的数目与交替存储器中的地址数目是相同的。换句话说，数字“1”代表第一数据和在第一行第一列上的一地址，数字“2”代表第二数据和在第二行第一列上的一地址。同样，数字“3”代表第三数据和在第三行第一列上的地址。如上所述，其它数字代表对应的数据和地址。应指出，可将这种地址排列同样应用在其它的数据速率上。
参看图2，以数据速率9600bps和14400bps按地址顺序将数据顺序地写入，在交织期间根据交错读出地址将写入的数据读出。图6表示交错读出地址的行地址读出顺序。如图所示，在数据速率为9600bps和14400bps时的行读出顺序是1，2，3，4，…32。确定了行的读出顺序后，将确定了的行的整个18列上所写的数据顺序地读出。
也就是说，参看图2，数据速率为9600bps和14400bps的数据读出顺序是1，33，65，97，129，…，545，2，34，…，和576。图7表示用于产生按照上述数据读出顺序的交错读出地址的交错读出地址产生器。该交错读出地址产生器包括一个第一18进制计数器18CNT1和一个第一32进制计数器32CNT1。
分别通过5个列地址位c9，c8，c7，c6和c5及5个行地址位c4，c3，c2，c1和c0来表示该交错读出地址。如表1中所示，由行地址位c4，c3，c2，c1和c0表示32个行。应注意，为其它数据速率时，同样可用行地址位c4，c3，c2，c1和c0表示行。
表1
| 行 | 位 | 行 | 位 | ||||||||
| c4 | c3 | c2 | c1 | c0 | c4 | c3 | c2 | c1 | c0 | ||
| 1 | 0 | 0 | 0 | 0 | 0 | 17 | 1 | 0 | 0 | 0 | 0 |
| 2 | 0 | 0 | 0 | 0 | 1 | 18 | 1 | 0 | 0 | 0 | 1 |
| 3 | 0 | 0 | 0 | 1 | 0 | 19 | 1 | 0 | 0 | 1 | 0 |
| 4 | 0 | 0 | 0 | 1 | 1 | 20 | 1 | 0 | 0 | 1 | 1 |
| 5 | 0 | 0 | 1 | 0 | 0 | 21 | 1 | 0 | 1 | 0 | 0 |
| 6 | 0 | 0 | 1 | 0 | 1 | 22 | 1 | 0 | 1 | 0 | 1 |
| 7 | 0 | 0 | 1 | 1 | 0 | 23 | 1 | 0 | 1 | 1 | 0 |
| 8 | 0 | 0 | 1 | 1 | 1 | 24 | 1 | 0 | 1 | 1 | 1 |
| 9 | 0 | 1 | 0 | 0 | 0 | 25 | 1 | 1 | 0 | 0 | 0 |
| 10 | 0 | 1 | 0 | 0 | 1 | 26 | 1 | 1 | 0 | 0 | 1 |
| 11 | 0 | 1 | 0 | 1 | 0 | 27 | 1 | 1 | 0 | 1 | 0 |
| 12 | 0 | 1 | 0 | 1 | 1 | 28 | 1 | 1 | 0 | 1 | 1 |
| 13 | 0 | 1 | 1 | 0 | 0 | 29 | 1 | 1 | 1 | 0 | 0 |
| 14 | 0 | 1 | 1 | 0 | 1 | 30 | 1 | 1 | 1 | 0 | 1 |
| 15 | 0 | 1 | 1 | 1 | 0 | 31 | 1 | 1 | 1 | 1 | 0 |
| 16 | 0 | 1 | 1 | 1 | 1 | 32 | 1 | 1 | 1 | 1 | 1 |
另外，如表2所示，通过列地址位c9，c8，c7，c6和c5来表示18个列。应注意，为不同的数据速率时，同样可通过列地址位c9，c8，c7，c6和c5来表示列。
表2
| 列 | 位 | 列 | 位 | ||||||||
| c9 | c8 | c7 | c6 | c5 | c9 | c8 | c7 | c6 | c5 | ||
| 1 | 0 | 0 | 0 | 0 | 0 | 10 | 0 | 1 | 0 | 0 | 1 |
| 2 | 0 | 0 | 0 | 0 | 1 | 11 | 0 | 1 | 0 | 1 | 0 |
| 3 | 0 | 0 | 0 | 1 | 0 | 12 | 0 | 1 | 0 | 1 | 1 |
| 4 | 0 | 0 | 0 | 1 | 1 | 13 | 0 | 1 | 1 | 0 | 0 |
| 5 | 0 | 0 | 1 | 0 | 0 | 14 | 0 | 1 | 1 | 0 | 1 |
| 6 | 0 | 0 | 1 | 0 | 1 | 15 | 0 | 1 | 1 | 1 | 0 |
| 7 | 0 | 0 | 1 | 1 | 0 | 16 | 0 | 1 | 1 | 1 | 1 |
| 8 | 0 | 0 | 1 | 1 | 1 | 17 | 1 | 0 | 0 | 0 | 0 |
| 9 | 0 | 1 | 0 | 0 | 0 | 18 | 1 | 0 | 0 | 0 | 1 |
即，通过列地址位c9，c8，c7，c6和c5与行地址位c4，c3，c2，c1和c0的组合来表示图2中所示的576个地址。例如，通过列地址位00000和行地址位00000的组合来表示在第一列和第一行上的地址。图7表示交错读出地址产生器，用于产生数据速率9600bps和14400bps的交错读出地址的序列中的交错读出地址。
在操作中，第一个18进制计数器18CNT1对时钟输入计数以产生计数值(即，列地址位c9，c8，c7，c6和c5，其中列地址位c5是最小有效位(LSB)，列地址位c9是最大有效位(MSB))。这里，计数值代表列地址，从对应于第一列的00000增加到对应于第18列的10001。
当计数值从10001变到00000时，第一18进制计数器18CNT1在它的进位输出端上产生进位。将自第一18进制计数器18CNT1的进位输出加到第一32进制计数器32CNT1的启动端。当接收到从第一18进制计数器18CNT1来的进位输出时，第一32进制计数器32CNT1被启动对时钟计数，并产生行地址位c4，c3，c2，c1和c0的计数值，其中行地址位c0是最小有效位(LSB)，而行地址位c4是最大有效位(MSB)。这里，该计数值代表行地址，从对应第一行的00000顺序增加到对应第32行的11111。
如上所述，第一18进制计数器18CNT1对时钟从00000计数到10001，以产生图2中所示的列地址1，33，65，129，161，…和545。当计数值从10001变到00000时，第一18进制计数器18CNT1产生进位。然后，当接收第一18进制计数器18CNT1输出的进位时，第一32进制计数器32CNT1对时钟计数，产生计数值00001。此时，第一18进制计数器18CNT1再对时钟从00000计数到10001，以产生列地址2，34，66，98，130，…和546。以这种方式，图7中所示的交错读出地址产生器产生直到576的交错读出地址。
图3表示当按照CDMA PCS移动台的SP-3384标准，以数据速率4800bps和7200bps将数据写入交替存储器时的数据排列。虽然在该交替存储器中的地址与在数据速率9600bps和14400bps时相同，但数据速率4800bps和7200bps比数据速率9600bps和14400bps低一倍。因此，将以数据速率4800bps和7200bps写入交替存储器的数据写在两个顺序的地址上。所以，如图3所示，对于整个数据，同一数据出现了两次。然而在交织期间，通过地址单元将数据交织了。
根据交错读出地址读出顺序写入两个地址的数据，图6示出了交错读出地址的行的读出顺序。即，图6专门表示了来自交错读出地址的行地址的顺序。如图所示，以数据速率4800bps和7200bps时的行读出顺序是1，3，2，4，5，…和32。
也就是说，在数据速率4800bps和7200bps时的读出顺序是1，33，65，129，…，545，2，34，…，和576。应指出，列顺序与数据速率为9600bps和14400bps时的情况是一样的，但是行顺序改变了。通过00000，00010，00001，00011，00100，00110，…和11111来表示按照行读出顺序的行地址位c4，c3，c2，c1和c0。
一般，计数器在0和1之间触发最小有效位(比如位c0)，当最小有效位c0从1变到0时触发最小有效位的下一位(即位c1)。然而，在数据速率为4800bps和7200bps时，行地址位c1先被触发，然后依行地址位c0，c2，c3和c4的顺序触发。因此，可以通过改变对于数据速率9600bps和14400bps的交错读出地址产生器的输出来实现数据速率4800bps和7200bps的交错读出地址产生器。即，把数据速率为9600bps和14400bps的交错读出地址产生器的输出位c0和c1彼此交换，以实现数据速率为4800bps和7200bps的交错读出地址产生器。
图8表示对于数据速率4800bps和7200bps的交错读出地址产生器。该交错读出地址产生器按照交错读出地址的顺序产生交错读出地址。该交错读出地址产生器包括第二18进制计数器18CNT2、第一8进制计数器8CNT1和第一及第二2进制计数器2CNT1及2CNT2。以与图7所示的9600bps和14400bps的交错读出地址产生器的第一18进制计数器18CNT1的同样方式，第二18进制计数器18CNT2的同样方式，第二18进制计数器18CNT2产生列地址位c9，c8，c7，c6和c5及进位输出。将第二18进制计数器18CNT2的进位输出加到第一2进制计数器2CNT1的启动端，而在它的时钟端接收时钟信号。这样，无论何时从第二18进制计数器18CNT2收到进位输出，第一2进制计数器2CNT1即对时钟计数以产生行地址位c1。当该行地址位输出c1从1变为0时，第一2进制计数器2CNT1产生进位。将第一2进制计数器2CNT1的进位输出加到第二2进制计数器2CNT2的启动端，而它的时钟端接收时钟信号。于是无论何时第一2进制计数器2CNT1产生进位，第二2进制计数器2CNT2即对时钟计数，产生行地址位c0。当该行地址位输出从1变为0时，第二2进制计数器2CNT2即产生进位。将第二2进制计数器2CNT2的进位输出加到第一8进制计数器8CNT1的启动端，而它的时钟端接收时钟信号。这样，第二2进制计数器2CNT2产生进位输出时，第一8进制计数器8CNT1即对时钟计数，产生行地址位c4，c3和c2。因此，组合第二18进制计数器18CNT2的列地址位c9，c8，c7，c6和c5、8进制计数器8CNT1的行地址位c4，c3和c2、第一2进制计数器2CNT1的行地址位c1、和第二2进制计数器2CNT2的行地址位c0，来产生交错读出地址。
图4表示按照CDMA PCS移动台的SP-3384标准，以数据速率2400bps和3600bps将数据写入交替存储器时的数据排列。虽然在该交错存储器中的地址与9600bps和14400bps的情况一样，但数据速率2400bps和3600bps比数据速率9600bps和14400bps低三倍。于是，将以数据速率2400bps和3600bps写入交替存储器中的数据写在四个顺序的地址上。因此，如图4所示，对于整个数据同样的数据出现了四次。然而，在交织期间，通过地址单元使数据交错。
在交织期间，根据交错读出地址读出顺序写在四个地址中的数据，图6中示出了交错读出地址的行的顺序。即，图6专门示出了来自交错读出地址的行地址输出的顺序。如图所示，在数据速率为2400bps和3600bps的行读出顺序是1，5，2，6，3，7，4，8，9，13，…和32。
也就是，数据速率为2400bps和3600bps的读出顺序是在第1行读18列然后在第5行读18列，等等。应注意，此列顺序与数据速率为9600bps和14400bps时一样，但行顺序改变了。通过00000，00100，00001，00101，00010，00110，…和11111表示根据行读出顺序的行地址位c4，c3，c2，c1和c0。
从上述可知，在数据速率为2400bps和3600bps时，行地址位c2先被触发，然后按照位c0，c1，c3和c4的顺序触发。因此，通过改变数据速率9600bps和14400bps的交错读出地址产生器的输出，可实现对于数据速率2400bps和3600bps的交错读出地址产生器。即，将数据速率9600bps和14400bps的交错地址产生器的输出位c0，c1和c2分别变为位c2，c0和c1，来实现对于数据速率2400bps和3600bps的交错读出地址产生器。
图9示出对于数据速率2400bps和3600bps的交错读出地址产生器。该交错读出地址产生器按照交错读出地址的顺序产生交错读出地址。该交错读出地址产生器包括第三18进制计数器18CNT3、第一和第二4进制计数器4CNT1和4CNT2、以及第三2进制计数器2CNT3。以与图7所示的9600bps和14400bps的交错读出地址产生器的第一18进制计数器18CNT1的同样方式，第三18进制计数器18CNT3产生列地址位c9，c8，c7，c6和c5及进位输出。将第三18进制计数器18CNT3的进位输出加到第三2进制计数器2CNT3的启动端，而在它的时钟端接收时钟信号。于是，第三18进制计数器18CNT3一产生进位输出，第三2进制计数器2CNT3即对时钟计数，产生地址位c2。当地址位c2从1变为0时，第三2进制计数器2CNT3产生进位。将第三2进制计数器2CNT3的进位输出加到第一4进制计数器4CNT1的启动端，而在它的时钟端接收时钟信号。当第三2进制计数器2CNT3一产生进位，第一4进制计数器4CNT1即对时钟计数，产生地址位c1和c0。当地址位c1和c0从11变为00时，第一4进制计数器4CNT1产生进位。将第一4进制计数器4CNT1的进位输出加到第二4进制计数器4CNT2的启动端，而在它的时钟端接收时钟信号。于是，当第一4进制计数器4CNT1一产生进位，第二4进制计数器4CNT2即对时钟计数，产生地地位c4和c3。因此，通过第三18进制计数器18CNT3的地址位c9，c8，c7，c6，c5、第二4进制计数器4CNT2的地址位c4和c3、第三2进制计数器2CNT3的地址位c2、和第一4进制计数器4CNT1的地址位c1和c0的组合，来产生交错读出地址。
图5表示按照CDMA PCS移动台的SP-3384标准以数据速率为1200bps和1800bps将数据写入交替存储器时的数据排列。虽然在该交替存储器中的地址与9600bps和14400bps时的一样，但数据速率1200bps和1800bps比数据速率9600bps和14400bps低了七倍。于是，将以数据速率1200bps和1800bps写入交替存储器中的数据写在八个顺序的地址上。因此，如图5中所示，对于整个数据，同一数据出现了八次。然而，在交织期间，通过地址单元对数据交织。
在交织期间，根据交错读出地址读出顺序写入八个地址中的数据，图6中示出了交错读出地址的行的顺序。即，图6专门示出了来自该交错读出地址的行地址的顺序。如图所示，在数据速率为1200bps和1800bps时行的读出顺序是1，9，2，10，3，11，4，12，5，…和32。
即，数据速率为1200bps和1800bps时的读出顺序是在第1行读18列，然后在第9行读18列，等等。应注意，该列顺序与数据速率为9600bps和14400bps的情况是一样的，但行顺序改变了。通过00000，01000，00001，01001，00010，01011，…和11111来表示按照行的读出顺序的行地址位c4，c3，c2，c1和c0。
从上述可知，在数据速率为1200bps和1800bps时，位c3是首先触发的，然后按照位c0，c1，c2和c4的顺序触发。因此，通过改变数据速率9600bps和14400bps的交错读出地址产生器的输出，可实现数据速率1200bps和1800bps的交错读出地址产生器。即将数据速率9600bps和14400bps的交错读出地址产生器的输出位c0，c1，c2和c3分别变为c3，c0，c1和c2，以实现数据速率1200bps和1800bps的交错读出地址产生器。
图10表示数据速率1200bps和1800bps的交错读出地址产生器。该交错读出地址产生器按照交错读出地址的顺序产生交错读出地址。该交错读出地址产生器包括第四18进制计数器18CNT4、第五和第六2进制计数器2CNT5和2CNT6、以及第二8进制计数器8CNT2。第四18进制计数器18CNT4以与图7所示的9600bps和14400bps的交错读出地址产生器的第一18进制计数器18CNT1的同样方式产生列地址位c9，c8，c7，c6和c5及进位输出。将第四18进制计数器18CNT4的进位输出加到第五2进制计数器2CNT5的启动端，而在它的时钟端接受时钟信号。这样，当第四18进制计数器18CNT4一产生进位输出，第五2进制计数器2CNT5即对时钟计数，以产生地址位c3。当地址位c3从1变为0时，第五2进制计数器2CNT5产生进位。将第五2进制计数器2CNT5的进位输出加到第二8进制计数器8CNT2的启动端，而在它的时钟端接收时钟信号。于是，当第五2进制计数器2CNT5产生进位，第二8进制计数器8CNT2即对时钟计数，以产生地址位c2，c1和c0。当地址位c2，c1和c0从111变为000时，第二8进制计数器8CNT2产生进位。将第二8进制计数器8CNT2的进位输出加到第六2进制计数器2CNT6的启动端，而在它的时钟端接收时钟信号。于是，当第二8进制计数器8CNT2一产生进位，第六2进制计数器2CNT6即对时钟计数，以产生地址位c4。因此，通过第四18进制计数器18CNT4的地址位c9，c8，c7，c6和c5、第六2进制计数器2CNT6的地址位c4、第五2进制计数器2CNT5的地址位c3、和第二2进制计数器8CNT2的地址位c2，c1和c0的组合，产生交错读出地址。
如上所述，通过简单地改变图7中所示的9600bps和14400bps的交错读出地址产生器的输出，根据数据速率，可自由地产生交错读出地址。因此，通过根据数据速率简单地改变图7所示的9600bps和14400bps的交错读出地址产生器的输出，就可实现每种数据速率的交错读出地址产生器。
图11表示本发明另一实施例的用于产生交错读出地址的可变交错读出地址产生器。如图所示，该可变交错读出地址产生器包括第五18进制计数器18CNT5，第二32进制计数器32CNT2，和多路复用器MUX。以与图7所示的9600bps和14400bps的交错读出地址产生器的第一18进制计数器18CNT1的同样方式，第五18进制计数器18CNT5产生列地址位c9，c8，c7，c6和c5及进位输出。将第五18进制计数器18CNT5的进位输出加到第二32进制计数器32CNT2的启动端，而在它的时钟端接收时钟信号。于是，当第五18进制计数器18CNT5一产生进位输出，第二32进制计数器32CNT2即对时钟计数，以产生地址位c4′，c3′，c2′，c1′和c0′。多路复用器MUX从第二32进制计数器32CNT2接收地址位c3′，c2′，c1′和c0′，根据数据速率选择信号S3，S2，S1和S0产生地址位c3，c2，c1和c0。表3示出该多路复用器MUX的真值表。
表3
| 数据速率 | S3 | S2 | S1 | S0 | c3 | c2 | c1 | c0 |
| 9600&14400bps | 1 | 0 | 0 | 0 | c3′ | c2′ | c1′ | c0′ |
| 4800和7200bps | 0 | 1 | 0 | 0 | c3′ | c2′ | c0′ | c1′ |
| 2400和3600bps | 0 | 0 | 1 | 0 | c3′ | c0′ | c2′ | c1′ |
| 1200和1800bps | 0 | 0 | 0 | 1 | c0′ | c3′ | c2′ | c1′ |
从表3可知，多路复用器MUX根据数据速率选择信号S3，S2，S1和S0产生不同的地址c3，c2，c1和c0。例如，在数据速率为9600bps和14400bps的情况下，多路复用器MUX在输出端c3，c2，c1和c0分别产生数据位c3′，c2′，c1′和c0′。此时，该交错读出地址产生器具有与图7的交错读出地址产生器一样的功能。通过第五18进制计数器18CNT5的地址位c9，c8，c7，c6和c5、第二32进制计数器32CNT2的地址位c4、和多路复用器MUX的地址位c3，c2，c1和c0的组合，来产生9600bps和14400bps的交错读出地址。
另外，在数据速率为4800bps和7200bps情况下，多路复用器MUX在输出端c3，c2，c1和c0分别产生数据位c3′，c2′，c1′和c0′。此时，该交错读出地址产生器具有与图8的交错读出地址产生器一样的功能。通过第五18进制计数器18CNT5的地址位c9，c8，c7，c6和c5、第二32进制计数器32CNT2的地址位c4、和多路复用器MUX的地址位c3，c2，c1和c0的组合，产生4800bps和7200bps的交错读出地址。
在数据速率为2400bps和3600bps的情况下，多路复用器MUX在输出端c3，c2，c1和c0分别产生数据位c3′，c2′，c1′和c0′。此时，交错读出地址产生器具有与图9的交错读出地址产生器一样的功能。通过第五18进制计数器18CNT5的地址位c9，c8，c7，c6和c5、第二32进制计数器32CNT2的地址位c4、和多路复用器MUX的地址位c3，c2，c1和c0的组合，产生2400bps和3600bps的交错读出地址。
另外，在数据速率为1200bps和1800bps的情况下，多路复用器MUX在输出端c3，c2，c1和c0分别产生数据位c3′，c2′，c1′和c0′。此时，交错读出地址产生器具有与图10的交错读出地址产生器一样的功能。通过第五18进制计数器18CNT5的地址位c9，c8，c7，c6和c5、第二32进制计数器32CNT2的地址位c4、和多路复用器MUX的地址位c3，c2，c1和c0的组合，产生1200bps和1800bps的交错读出地址。
同时，多路复用器MUX由第1-第16与门AND1-AND16和第1-第4或门OR1-OR4组成。将来自第二32进制计数器32CNT2的地址位c0′加到第4、第7、第10和第13与门AND4、AND7、AND10和AND13。将来自第二32进制计数器32CNT2的地址位c1′加到第1、第5、第9和第14与门AND1、AND5、AND9和AND14。将来自第二32进制计数器32CNT2的地址位c2′加到第2、第6、第11和第15与门AND2、AND6、AND11和AND15。此外，将来自第二32进制计数器32CNT2的地址位c3′加到第3、第8、第12和第16与门AND3、AND8、AND12和AND16。
将数据速率选择信号S3共同加到第1-第4与门AND1-AND4。于是，第1-4一组与门AND1-AND4响应逻辑高电平的数据速率选择信号S3，在输出端c3，c2，c1和c0分别产生地址位c0′，c3′，c2′和c1′，以便产生1200bps和1800bps的交错读出地址。
同样，将数据速率选择信号S2共同加到第5-第8与门AND5-AND8。于是，第5-8的一组与门AND5-AND8响应逻辑高电平的数据速率选择信号S2，在输出端c3，c2，c1和c0分别产生地址位c3′，c0′，c2′和c1′，以便产生2400bps和3600bps的交错读出地址。
将数据速率选择信号S1共同加到第9-第12与门AND9-AND12。于是，第9-12的一组与门AND9-AND12响应逻辑高电平的数据速率选择信号S1，在输出端c3，c2，c1和c0分别产生地址位c3′，c2′，c0′和c1′，以便产生4800bps和7200bps交错读出地址。
再有，将数据速率选择信号S0共同加到第13-第16与门AND13-AND16。于是，第13-16的一组与门AND13-AND16响应逻辑高电平的数据速率选择信号S0，在输出端c3，c2，c1和c0分别产生地址位c3′，c2′，c1′和c0′，以便产生9600bps和14400bps的交错读出地址。
第1或门OR1接收来自第1、5、9和13与门AND1、AND5、AND9和AND13的输出，产生地址位c3。第2或门OR2接收来自第2、6、10和14与门AND2、AND6、AND10和AND14的输出，产生地址位c2。第3或门OR3接收来自第3、7、11和15与门AND3、AND7、AND11和AND15的输出，产生地址位c1。第4或门OR4接收来自第4、8、12和16与门AND4、AND8、AND12和AND16的输出，产生地址位c0。
如上所述，本发明的交错读出地址产生器是通过廉价的计数器实现的。而且，本发明的可变交错读出地址产生器包括一多路复用器，以产生各种数据速率的可变交错读出地址。因此，能够提供廉价的交错读出地址产生器。
以上详细描述了本发明的最佳实施例，但应了解，本领域的技术人员可按本发明的构思作出各种修改，这仍然包括在权利要求书所限定的本发明范围内。
Claims (10)
1.一种交错读出地址产生器，包括：
18进制计数器，用于对18进制计数器输入的时钟计数，以产生列地址位；和
32进制计数器，响应来自所述18进制计数器的进位输出而启动，用于对输入的时钟计数，以产生行地址位，
其中18进制计数器和32进制计数器二者由一个时钟驱动，并且18进制计数器的进位输出端连接到32进制计数器的启动端上。
2.根据权利要求1的交错读出地址产生器，其特征在于，所述交错读出地址产生器产生数据速率9600bps和14400bps的交错读出地址。
3.根据权利要求1的交错读出地址产生器，其特征在于，所述交错读出地址产生器将所述32进制计数器的最小有效位(LSB)同所述32进制计数器的最小有效位加1位(LSB+1)互换，以产生数据速率4800bps和7200bps的交错读出地址。
4.根据权利要求1的交错读出地址产生器，其特征在于，所述交错读出地址产生器将所述32进制计数器的最小有效位(LSB)变为所述32进制计数器的最小有效位加2位(LSB+2)，将最小有效位加1位(LSB+1)变为最小有效位(LSB)，将最小有效位加2位(LSB+2)变为最小有效位加1位(LSB+1)，以产生数据速率2400bps和3600bps的交错读出地址。
5.根据权利要求1的交错读出地址产生器，其特征在于，所述交错读出地址产生器将所述32进制计数器的最小有效位(LSB)变为所述32进制计数器的最小有效位加3位(LSB+3)，将最小有效位加1位(LSB+1)变为最小有效位(LSB)，将最小有效位加2位(LSB+2)变为最小有效位加1位(LSB+1)，并将最小有效位加3位(LSB+3)变为最小有效位加2位(LSB+2)，以产生数据速率1200bps和1800bps的交错读出地址。
6.一种交错读出地址产生器，包括：
18进制计数器，用于对18进制计数器输入的时钟计数，以产生列地址位；
32进制计数器，响应来自所述18进制计数器的进位输出而启动，用于对输入的时钟计数，以产生一计数值；和
多路复用器，根据第1-第4数据速率选择信号改变所述32进制计数器的输出位的位置，以可变地产生行地址位，
其中18进制计数器和32进制计数器二者由一个时钟驱动，并且18进制计数器的进位输出端连接到32进制计数器的启动端上。
7.根据权利要求6的交错读出地址产生器，其特征在于，所述多路复用器响应第一数据速率选择信号，输出所述32进制计数器的输出位，以产生数据速率9600bps和14400bps的交错读出地址。
8.根据权利要求6的交错读出地址产生器，其特征在于，所述多路复用器响应第二数据速率选择信号，将所述32进制计数器的最小有效位(LSB)同最小有效位加1位(LSB+1)互换，以产生数据速率4800bps和7200bps的交错读出地址。
9.根据权利要求6的交错读出地址产生器，其特征在于，所述多路复用器响应第三数据速率选择信号，将所述32进制计数器的最小有效位(LSB)变为最小有效位加2位(LSB+2)，将最小有效位加2位(LSB+2)变为最小有效位加1位(LSB+1)，并将最小有效位加1位(LSB+1)变为最小有效位(LSB)，以产生数据速率2400bps和3600bps的交错读出地址。
10.根据权利要求6的交错读出地址产生器，其特征在于，所述多路复用器响应第四数据速率选择信号，将所述32进制计数器的最小有效位(LSB)变为最小有效位加3位(LSB+3)，将最小有效位加3位(LSB+3)变为最小有效位加2位(LSB+2)，将最小有效位加2位(LSB+2)变为最小有效位加1位(LSB+1)，并将最小有效位加1位(LSB+1)变为最小有效位(LSB)，以产生数据速率1200bps和1800bps的交错读出地址。
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