CN111403420A - 像素阵列基板及其驱动方法 - Google Patents

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Abstract

本发明公开了一种像素阵列基板，包括基板、多条数据线、多条栅极线、多个像素及多条转接线。多条数据线设置于基板上，且在第一方向上排列。多条栅极线设置于基板上，且在第二方向上排列。第一方向与第二方向交错。多个像素设置于基板上。每一像素包括主动元件及像素电极，主动元件电性连接至一条数据线及一条栅极线，且像素电极电性连接至主动元件。多条转接线在第一方向上排列，且分别电性连接至多条栅极线。多个像素包括多个第一像素。在像素阵列基板的俯视图中，多个第一像素的多个像素电极的至少一者与一条转接线部分地重叠。此外，一种像素阵列基板的驱动方法也被提出。

Description

像素阵列基板及其驱动方法
技术领域
本发明是有关于一种像素阵列基板及其驱动方法。
背景技术
随着显示科技的发达，人们对显示装置的需求，不再满足于高解析度、高对比、广视角等光学特性，人们还期待显示装置具有优雅的外观。举例而言，人们期待显示装置的边框窄，甚至无边框。
一般而言，显示装置包括设置于显示区的像素阵列、设置于显示区的下方的数据驱动电路以及设置于显示区的左侧、右侧或左右两侧的栅极驱动电路。为减少显示装置的边框的左右两侧的宽度，可将栅极驱动电路与数据驱动电路均设置于显示区的下侧。当栅极驱动电路设置于显示区的下侧时，在水平方向上延伸的栅极线须通过在垂直方向上延伸的转接线方能电性连接至栅极驱动电路设置。然而，转接线须占用显示区的布局面积，且使得显示区的线路更加繁多，影响显示装置的像素阵列基板的开口率及其制造良率。
发明内容
本发明提供一种像素阵列基板，特性佳。
本发明提供另一种像素阵列基板，特性也佳。
本发明的一像素阵列基板，包括基板、多条数据线、多条栅极线、多个像素及多条转接线。多条数据线设置于基板上，且在第一方向上排列。多条栅极线设置于基板上，且在第二方向上排列。第一方向与第二方向交错。多个像素设置于基板上。每一像素包括主动元件及像素电极，主动元件电性连接至一条数据线及一条栅极线，且像素电极电性连接至主动元件。多条转接线在第一方向上排列，且分别电性连接至多条栅极线。多个像素包括多个第一像素。在像素阵列基板的俯视图中，多个第一像素的多个像素电极的至少一者与一条转接线部分地重叠。
在本发明的一实施例中，上述的多个像素更包括多个第二像素，其中至少一第二像素更包括一共用电极。在像素阵列基板的俯视图中，第二像素的像素电极与第二像素的共用电极部分地重叠，第二像素的共用电极与转接线重叠，且第二像素的像素电极与转接线之间存在一间隙。
在本发明的一实施例中，上述的转接线具有相连接的第一部及第二部。在像素阵列基板的俯视图中，转接线的第一部与第一像素的像素电极部分地重叠，转接线的第二部与第二像素的像素电极之间存在上述间隙，且转接线的第一部的线宽大于转接线的第二部的线宽。
在本发明的一实施例中，上述的转接线具有第二部。在像素阵列基板的俯视图中，转接线的第二部与第二像素的像素电极之间存在上述间隙。转接线的第二部的线宽小于第二像素的共用电极的线宽。
在本发明的一实施例中，上述的多个像素更包括多个第二像素。每一第二像素包括一共用电极。在像素阵列基板的俯视图中，每一第二像素的像素电极与第二像素的共用电极部分地重叠，每一第二像素的共用电极与对应的一转接线重叠，且每一第二像素的像素电极与转接线之间存在一间隙。多个像素包括多个像素组。至少一像素组包括沿着一转接线依序排列的n个第二像素及一第一像素。像素阵列基板更包括夹设于多条栅极线与多条转接线之间的绝缘层。绝缘层具有多个第一贯孔。一像素组的n个第二像素包括依序排列的第1～n个第二像素，其中第1个第二像素的主动元件电性连接至一栅极线，一转接线通过绝缘层的一第一贯孔电性连接至栅极线；n为大于或等于2的正整数。
在本发明的一实施例中，上述的每一像素组包括沿着一转接线依序排列的n个第二像素及一第一像素，每一像素组的n个第二像素包括依序排列的第1～n个第二像素；第1个第二像素的主动元件电性连接至一栅极线，一转接线通过绝缘层的一第一贯孔电性连接至栅极线；每一像素组的第一像素为像素组中最靠近像素组的多个第二像素的一个像素；多个像素组的多个第一像素实质上呈阶梯状排列。
在本发明的一实施例中，上述的像素阵列基板更包括绝缘层。绝缘层具有多个第二贯孔。一转接线包括主要部及辅助部，绝缘层夹设于主要部与辅助部之间，主要部跨越多条栅极线，辅助部设置于相邻的两条栅极线之间且与第一像素的像素电极部分地重叠，且主要部的不同两区通过绝缘层的多个第二贯孔电性连接至辅助部的两端。
本发明的一像素阵列基板的驱动方法，用以驱动上述的像素阵列基板，其中驱动方法包括下列步骤：于第一时间区间内，令电性连接至一像素组的第1个第二像素的一栅极线具有栅极开启电位；以及，于第二时间区间内，令电性连接至像素组的第一像素的另一栅极线具有栅极开启电位，其中第一时间区间和第二时间区间于时序上不重叠。
本发明的另一像素阵列基板的驱动方法，用以驱动上述的像素阵列基板，像素阵列基板的多条栅极线分为多个栅极线组，每一栅极线组包括m条栅极线，m为大于或等于1的正整数，而驱动方法包括下列步骤：令同一栅极线组的m条栅极线同时被开启，其中每一栅极线组被开启时，栅极线组的m条栅极线的每一者具有一栅极开启脉冲；以及以一时间延迟依序开启多个栅极线组，其中时间延迟的时间长度为t，栅极脉冲的时间长度为T，且n≥{[(T-t)/t]*m}+m。
本发明的另一像素阵列基板，包括基板、多条数据线、多条栅极线、多个像素、多条转接线及屏蔽电极。多条数据线设置于基板上，且在第一方向上排列。多条栅极线设置于基板上，且在第二方向上排列，其中第一方向与第二方向交错。多个像素设置于基板上，其中每一像素包括主动元件及像素电极，主动元件电性连接至对应的一数据线及一栅极线，且像素电极电性连接至主动元件。多条转接线在第一方向上排列，且分别电性连接至多条栅极线。在像素阵列基板的俯视图中，至少一像素的像素电极与一转接线之间存在一间隙，屏蔽电极与像素的像素电极隔开，且屏蔽电极与转接线重叠。
本发明的像素阵列基板，包括基板、多条数据线、多条栅极线及多个像素。多条数据线设置于基板上，且在第一方向上排列。多条栅极线设置于基板上，且在第二方向上排列，其中第一方向与该第二方向交错。多个像素设置于基板上，其中每一像素包括主动元件、像素电极及转接线的一部分，主动元件电性连接至对应的一条数据线及一条栅极线，像素电极电性连接至主动元件，且转接线的一部分与像素电极是对应地设置。多个像素包括在第二方向上排列的第一像素、第二像素及第三像素，第一像素、第二像素及第三像素包括同一条转接线的多个部分，且第一像素的构造、第二像素的构造及第三像素的构造互不相同。
在本发明的一实施例中，在上述的像素阵列基板的俯视图中，第一像素的像素电极与第一像素的转接线的一部分是部分地重叠的。
在本发明的一实施例中，上述的第二像素更包括一共用电极。在上述的像素阵列基板的俯视图中，第二像素的像素电极与第二像素的共用电极部分地重叠，第二像素的共用电极与第二像素的转接线的一部分是重叠的，第二像素的像素电极与第二像素的转接线之间存在一间隙，且第二像素的转接线跨越电性连接至第二像素的主动元件的一条栅极线。
在本发明的一实施例中，上述的第二像素更包括一共用电极。在上述的像素阵列基板的俯视图中，第二像素的像素电极与第二像素的共用电极部分地重叠，第二像素的共用电极与第二像素的转接线的一部分是重叠的，第二像素的像素电极与第二像素的转接线之间存在一间隙，且第二像素的转接线的一部分电性连接至与第二像素的主动元件电性连接的一条栅极线。
在本发明的一实施例中，在上述的像素阵列基板的俯视图中，第一像素的转接线的一部分的线宽大于第二像素的转接线的一部分的线宽。
在本发明的一实施例中，在上述的像素阵列基板的俯视图中，第二像素的转接线的一部分的线宽小于第二像素的共用电极的线宽。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
附图说明
图1为本发明一实施例的显示装置10的俯视示意图。
图2为本发明一实施例的像素阵列基板100的俯视示意图。
图3为本发明一实施例的像素阵列基板100的一个像素120A-1的放大示意图。
图4为本发明一实施例的像素阵列基板100的剖面示意图。
图5为本发明一实施例的像素阵列基板100的一个像素120A-2的放大示意图。
图6为本发明一实施例的像素阵列基板100的一个像素120A-3的放大示意图。
图7为本发明一实施例的像素阵列基板100的一个像素120C-1的放大示意图。
图8为本发明一实施例的像素阵列基板100的剖面示意图。
图9为本发明一实施例的像素阵列基板100的一个像素120C-2的放大示意图。
图10为本发明一实施例的像素阵列基板100的一个像素120C-3的放大示意图。
图11为本发明一实施例的像素阵列基板100的一个像素120C-4的放大示意图。
图12为本发明一实施例的像素阵列基板100的剖面示意图。
图13为本发明一实施例的像素阵列基板100的一个像素120C-5的放大示意图。
图14为本发明一实施例的像素阵列基板100的一个像素120C-6的放大示意图。
图15为本发明一实施例的像素阵列基板100的一个像素120C-7的放大示意图。
图16示出本发明一实施例的像素阵列基板100在反向扫描时多条转接线gl1～gl14(或者说，多条栅极线GL1～GL14)的信号。
图17示出本发明一实施例的像素阵列基板100在正向扫描时多条转接线gl1～gl14(或者说，多条栅极线GL1～GL14)的信号。
图18为本发明另一实施例的像素阵列基板100A的俯视示意图。
图19为本发明另一实施例的像素阵列基板100A的一个像素120B-1的放大示意图。
图20为本发明另一实施例的像素阵列基板100A的一个像素120B-2的放大示意图。
图21为本发明另一实施例的像素阵列基板100A的一个像素120B-3的放大示意图。
其中，附图标记：
10：显示装置
100、100A：像素阵列基板
110：基板
120、120B、120B-1、120B-2、120B-3：像素
120A、120A-1、120A-2、120A-3：第一像素
120C、120C-1、120C-2、120C-3、120C-4、120C-5、120C-6、120C-7：第二像素
121：主动元件
121a：源极
121b：漏极
121c：栅极
121d：半导体图案
122：像素电极
130、140：绝缘层
130a：第一贯孔
130b：第二贯孔
130c、140a：贯孔
170：屏蔽电极
200：驱动元件
A-A’、B-B’、C-C’：剖线
BL：桥接元件
CL：共用电极图案
cl：共用电极
DL：数据线
G：间隙
GP：像素组
GL、GL1～GL14：栅极线
gl、gl1～gl14：转接线
gla：主要部
gla-1：第一部
gla-2：第二部
glb：辅助部
K：栅极线组
R：局部
T、t：时间长度
T1～T7：时间区间
W0、W1、W2：线宽
x：第一方向
y：第二方向
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在图式和描述中用来表示相同或相似部分。
应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”可以是二元件间存在其它元件。
本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
图1为本发明一实施例的显示装置10的俯视示意图。图1绘示像素阵列基板100及驱动元件200，而省略显示装置10的其它构件。
图2为本发明一实施例的像素阵列基板100的俯视示意图。图2对应图1的局部R。图1省略图2的多个像素120、多条数据线DL及多个桥接元件BL。
须说明的是，图2是概略地绘示像素阵列基板100，图2并非像素阵列基板100的实际布局(layout)，像素阵列基板100的各种像素120的实际布局绘于图3、图5～图7、图9～图15。
图3为本发明一实施例的像素阵列基板100的一个像素120A-1的放大示意图。
图4为本发明一实施例的像素阵列基板100的剖面示意图。图4对应图3的剖线A-A’。
图5为本发明一实施例的像素阵列基板100的一个像素120A-2的放大示意图。
图6为本发明一实施例的像素阵列基板100的一个像素120A-3的放大示意图。
图7为本发明一实施例的像素阵列基板100的一个像素120C-1的放大示意图。
图8为本发明一实施例的像素阵列基板100的剖面示意图。图8对应图7的剖线B-B’。
图9为本发明一实施例的像素阵列基板100的一个像素120C-2的放大示意图。
图10为本发明一实施例的像素阵列基板100的一个像素120C-3的放大示意图。
图11为本发明一实施例的像素阵列基板100的一个像素120C-4的放大示意图。
图12为本发明一实施例的像素阵列基板100的剖面示意图。图12对应图11的剖线C-C’。
图13为本发明一实施例的像素阵列基板100的一个像素120C-5的放大示意图。
图14为本发明一实施例的像素阵列基板100的一个像素120C-6的放大示意图。
图15为本发明一实施例的像素阵列基板100的一个像素120C-7的放大示意图。
以下配合图1～图15说明本实施例的像素阵列基板100的构造。
请参照图1及图2，显示装置10包括像素阵列基板100、相对于像素阵列基板100的对向基板(未绘示)、设置于像素阵列基板100与对向基板之间的显示介质(未绘示)和用以驱动像素阵列基板100的驱动元件200。举例而言，在本实施例中，驱动元件200可包括一晶片，所述晶片可藉由晶粒-软片接合制程(Chip On Film；COF)与像素阵列基板100接合。然而，本发明不限于此，根据其它实施例，所述晶片也可藉由晶粒-玻璃接合制程(Chip OnGlass；COG)、软片式晶粒接合(Tape Automated Bonding；TAB)或其它方式与像素阵列基板100接合。
像素阵列基板100包括基板110。基板110主要用以承载像素阵列基板100的多个构件。举例而言，在本实施例中，基板110的材质可以是玻璃。然而，本发明不限于此，根据其它实施例，基板110的材质也可以是石英、有机聚合物、或是不透光/反射材料(例如：晶圆、陶瓷等)、或是其它可适用的材料。
像素阵列基板100包括多条数据线DL和多条栅极线GL。多条数据线DL和多条栅极线GL设置于基板110上。多条数据线DL在第一方向x上排列，多条栅极线GL第二方向y上排列，其中第一方向x与第二方向y交错。举例而言，在本实施例中，第一方向x与第二方向y可垂直，但本发明不以此为限。
另外，数据线DL与栅极线GL属于不同的膜层。举例而言，在本实施例中，栅极线GL可选择性地属于第一金属层，数据线DL可选择性地属于第二金属层，但本发明不以此为限。
基于导电性的考量，在本实施例中，数据线DL与栅极线GL是使用金属材料。然而，本发明不限于此，根据其他实施例，数据线DL与栅极线GL也可以使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。
请参照图2、图3及图4，像素阵列基板100包括多个像素120。多个像素120设置于基板110上。每一像素120包括一主动元件121及一像素电极122，主动元件121电性连接至对应的一条数据线DL及对应的一条栅极线GL，且像素电极122电性连接至主动元件121。
举例而言，在本实施例中，主动元件121包括一薄膜晶体管，薄膜晶体管具有源极121a、漏极121b、栅极121c及半导体图案121d，绝缘层130夹设于栅极121c与半导体图案121d之间，源极121a和漏极121b分别与半导体图案121d的不同两区电性连接，源极121a电性连接至对应的一条数据线DL，栅极121c电性连接至对应的一条栅极线GL，且漏极121b电性连接至像素电极122。在本实施例中，每一像素120还包括共用电极cl，共用电极cl与像素电极122部分地重叠，以形成一储存电容。
举例而言，在本实施例中，栅极121c和共用电极cl可选择性地属于第一金属层，源极121a和漏极121b可选择性地属于第二金属层，像素阵列基板100还可包括设置于第二金属层上的绝缘层140，像素电极122可设置于绝缘层140上且通过绝缘层140的贯孔140a电性连接至薄膜晶体管的漏极121b，但本发明不以此为限。
在本实施例中，像素电极122可属于一透明导电层，其包括金属氧化物，例如：铟锡氧化物、铟锌氧化物、铝锡氧化物、铝锌氧化物、铟锗锌氧化物、其它合适的氧化物、或者是上述至少二者的堆叠层，但本发明不以此为限。
请参照图2及图3，在本实施例中，多个像素120可排成多个像素行，每一像素行的多个像素120在第一方向x上排列；同一像素行的多个像素120的多个共用电极cl可直接连接，以形成一共用电极图案CL；多个像素行的多个共用电极图案CL在第二方向y上排列；像素阵列基板100还包括在第一方向x上排列的多个桥接元件BL；多个像素行的多个共用电极图案CL可藉由多个桥接元件BL互相电性连接。
也就是说，在像素阵列基板100的俯视图中，具有相同参考电位的多个共用电极图案CL与多个桥接元件BL可交织成一个近似于网状的导电图案。然而，本发明不限于此，根据其它实施例，多个像素120的多个共用电极cl也可藉由其它排列方式的多个桥接元件互相电性连接。
举例而言，在本实施例中，共用电极图案CL可选择性地属于第一金属层，多个桥接元件BL可选择性地属于第二金属层，多个桥接元件BL可通过绝缘层130的多个贯孔130c电性连接至多个共用电极图案CL，但本发明不以此为限。
请参照图1、图2及图3，像素阵列基板100还包括多条转接线gl。多条转接线gl设置于基板110上，且在第一方向x上排列。在第一方向x上排列的多条转接线gl分别电性连接至在第二方向y上排列的多条栅极线GL。
请参照图2、图3及图4，举例而言，在本实施例中，多条栅极线GL可选择性地属于第一金属层，多条转接线gl的主要部gla可选择性地属于第二金属层，第一金属层与第二金属层之间设有绝缘层130，绝缘层130具有多个第一贯孔130a，多条转接线gl的主要部gla可通过绝缘层130的多个第一贯孔130a分别与多条栅极线GL电性连接，但本发明不以此为限。
请参照图1及图2，在本实施例中，与多条数据线DL电性连接的源极驱动电路设置在基板110的第一侧(例如：上侧)，多条栅极线GL通过多条转接线gl电性连接至设置在基板110的第一侧(例如：上侧)的栅极驱动电路。也就是说，在本实施例中，源极驱动电路与栅极驱动电路设置于基板110的同一侧。此外，在本实施例中，源极驱动电路与栅极驱动电路可以选择性地整合于同一驱动元件200(例如：一晶片)，但本发明不以此为限。
请参照图2、图3及图4，多个像素120包括多个第一像素120A。为清楚表达起见，图2以具有斑点的多个矩形图案代表多个第一像素120A。在像素阵列基板100的俯视图中，每一第一像素120A的一像素电极122与至少一条转接线gl部分地重叠。由于第一像素120A的像素电极122与至少一条转接线gl部分地重叠，因此，第一像素120A的像素电极122的面积大，而有助于提升像素阵列基板100的开口率。
请参照图2、图3、图5及图6，在本实施例中，多个第一像素120A可包括多种第一像素120A-1、120A-2、120A-3。请参照图2，一第一像素120A-1、一第一像素120A-2及一第一像素120A-3可在第一方向x上排列。
请参照图2、图3及图4，第一像素120A-1的像素电极122的第一边缘(例如：右边缘)设置于一条转接线gl上，第一像素120A-1的像素电极122的第二边缘(例如：左边缘)设置于共用电极cl及桥接元件BL上。在本实施例中，桥接元件BL遮蔽相邻的两像素电极122之间的间隙，桥接元件BL也可称遮光金属(shielding metal)，但本发明不以此为限。
请参照图2及图5，第一像素120A-2的像素电极122的第一边缘(例如：右边缘)及第二边缘(例如：左边缘)可分别设置于两条转接线gl上。
请参照图2及图6，第一像素120A-3的像素电极122的第一边缘(例如：右边缘)设置于共用电极cl及桥接元件BL上，第一像素120A-3的像素电极122的第二边缘(例如：左边缘)可设置于一条转接线gl上。
请参照图2，在本实施例中，像素阵列基板100的多个像素120更包括多个第二像素120C。为清楚表达起见，图2以空白的多个矩形图案代表多个第二像素120C。
请参照图2及图7，在像素阵列基板100的俯视图中，第二像素120C的像素电极122与第二像素120C的共用电极cl部分地重叠，第二像素120C的共用电极cl与转接线gl重叠，且第二像素120C的像素电极122与转接线gl之间存在一间隙G。也就是说，第二像素120C的像素电极122与第二像素120C的共用电极cl部分地重叠，但第二像素120C的像素电极122与转接线gl不重叠。
由于第二像素120C的像素电极122与转接线gl不重叠，因此，第二像素120C的像素电极122与转接线gl之间的寄生电容小，有助于降低因所述寄生电容所造成的馈通电压(feedthrough voltage)，进而提升显示装置10的性能。
请参照图2、图3及图7，在本实施例中，同一条转接线gl的主要部gla具有相连接的一第一部gla-1及一第二部gla-2；在像素阵列基板100的俯视图中，转接线gl的第一部gla-1与第一像素120A的像素电极122部分地重叠，转接线gl的第二部gla-2与第二像素120C的像素电极122之间存在间隙G；特别是，转接线gl的第一部gla-1的线宽W1大于转接线gl的第二部gla-2的线宽W2。也就是说，转接线gl在第二像素120C的像素电极122旁会变细，而使转接线gl不会与第二像素120C的像素电极122重叠。请参照图7，此外，在本实施例中，转接线gl的主要部gla的第二部gla-2的线宽W2小于第二像素120C的共用电极cl的线宽W0。
请参照图2、图7、图9、图10、图11、图13、图14及图15，在本实施例中，多个第二像素120C包括多种第二像素120C-1、120C-2、120C-3、120C-4、120C-5、120C-6、120C-7。
请参照图2，多个第二像素120C-1、120C-2、120C-3在第一方向x上依序排列。
请参照图2、图7及图8，第二像素120C-1的像素电极122的第一边缘(例如：右边缘)旁设有转接线gl，第二像素120C-1的像素电极122的第一边缘与共用电极cl重叠但未与转接线gl重叠，且所述转接线gl并没有电性连接至第二像素120C-1的主动元件121的栅极121c；第二像素120C-1的像素电极122的第二边缘(例如：左边缘)设置于共用电极cl及桥接元件BL上。
请参照图2及图9，第二像素120C-2的像素电极122的第一边缘及第二边缘(例如：右边缘及左边缘)旁分别设有多条转接线gl，第二像素120C-2的像素电极122的第一边缘及第二边缘与共用电极cl重叠但未与转接线gl重叠，且所述多条转接线gl并没有电性连接至第二像素120C-2的主动元件121的栅极121c。
请参照图2及图10，第二像素120C-3的像素电极122的第一边缘设置于共用电极cl及桥接元件BL上；第二像素120C-3的像素电极122的第二边缘(例如：左边缘)旁设有转接线gl，且所述转接线gl并没有电性连接至第二像素120C-3的主动元件121的栅极121c。
请参照图2、图11、图12、图13、图14及图15，每一第二像素120C-4、120C-5、120C-6、120C-7的共用电极cl与至少一转接线gl重叠，且至少一转接线gl通过设置于第二像素120C-4、120C-5、120C-6、120C-7旁的绝缘层130的至少一第一贯孔130a电性连接至第二像素120C-4、120C-5、120C-6、120C-7的主动元件121的栅极121c。
请参照图2，多个第二像素120C-4、120C-5在第一方向x上依序排列，多个第二像素120C-6、120C-5在第二方向y上依序排列，且多个第二像素120C-6、120C-7在第一方向x上依序排列。
请参照图2、图11及图12，第二像素120C-4的像素电极122的第一边缘(例如：右边缘)旁设有一条转接线gl，且所述转接线gl电性连接至第二像素120C-4的主动元件121的栅极121c；第二像素120C-4的像素电极122的第二边缘(例如：左边缘)设置于共用电极cl及桥接元件BL上。
请参照图2及图13，第二像素120C-5的像素电极122的第一边缘(例如：右边缘)旁设有一条转接线gl，且所述转接线gl并没有电性连接至第二像素120C-5的主动元件121的栅极121c；第二像素120C-5的像素电极122的第二边缘(例如：左边缘)旁设有另一条转接线gl，且所述另一条转接线gl电性连接至第二像素120C-5的主动元件121的栅极121c。
请参照图2及图14，第二像素120C-6的像素电极122的第一边缘(例如：右边缘)旁设有一条转接线gl，且所述转接线gl电性连接至第二像素120C-6的主动元件121的栅极121c；第二像素120C-6的像素电极122的第二边缘(例如：左边缘)旁设有另一条转接线gl，且所述另一条转接线gl并没有电性连接至第二像素120C-6的主动元件121的栅极121c。
请参照图2及图15，第二像素120C-7的像素电极122的第一边缘(例如：右边缘)设置于共用电极cl及桥接元件BL上，第二像素120C-7的像素电极122的第二边缘(例如：左边缘)旁设有一条转接线gl，且所述转接线gl电性连接至第二像素120C-7的主动元件121的栅极121c。
请参照图2、图3及图7，在本实施例中，每一转接线gl可包括一主要部gla及一个辅助部glb，主要部gla跨越多条栅极线GL，每一辅助部glb设置于相邻的两条栅极线GL之间且与一第一像素120A的像素电极122部分重叠，每一辅助部glb的两端与主要部gla的不同两区电性连接。也就是说，在本实施例中，每一转接线gl可由属于不同导电层的主要部gla与多个辅助部glb并联而成，以降低其阻值。
举例而言，在本实施例中，每一转接线gl的主要部gla可选择性地形成于第二金属层，每一转接线gl的多个辅助部glb可选择性地形成于第一金属层，每一辅助部glb的两端可通过绝缘层130的第二贯孔130b与主要部gla的不同两区电性连接，但本发明不以此为限。
图16示出本发明一实施例的像素阵列基板100在反向扫描时多条转接线gl1～gl14(或者说，多条栅极线GL1～GL14)的信号。
请参照图2及图16，多个像素120包括多个像素组GP。每一像素组GP包括沿着一转接线gl(例如：gl14)依序排列的n个第二像素120C及一个第一像素120A，n个第二像素120C及一个第一像素120A在一反向扫描方向(即第二方向y的反方向)上依序排列，与第1个第一像素120A电性连接的栅极线GL(例如：GL14)通过绝缘层130的第一贯孔130a电性连接至转接线gl(例如：gl14)，其中n为大于或等于2的正整数。换句话说，在同一像素组GP中，对应第一贯孔130a设置的一个第二像素120C与第一像素120A之间还设有其它第二像素120C。
在本实施例中，每一像素组GP的第一像素120A为像素组GP中最靠近像素组GP的多个第二像素120C的一个像素120，而多个像素组GP的多个第一像素120A实质上呈阶梯状排列。
在本实施例中，每一像素组GP的多个第二像素120C的数量n可根据多条栅极线GL的驱动方式(或者说，多条转接线gl的驱动方式)而定。
具体而言，在本实施例中，多条栅极线GL分为多个栅极线组K，每一栅极线组K包括m条栅极线，同一栅极线组K的m条栅极线GL同时被开启，m为大于或等于1的正整数；每一栅极线组K被开启时，栅极线组K的m条栅极线GL的每一条具有一栅极开启脉冲，栅极脉冲的时间长度为T；以一时间延迟依序开启多个栅极线组K，时间延迟的时间长度为t，而n≥{[(T-t)/t]*m}+m，T＝kt，k为大于或等于1的正整数。
举例而言，在本实施例中，多条栅极线GL分为多个栅极线组K，每一栅极线组K包括2条栅极线GL(即m＝2)，同一栅极线组K的2条栅极线GL同时被开启，每一栅极线组K被开启时，栅极线组K的2条栅极线GL的每一条具有一栅极开启脉冲，k＝5，栅极脉冲的时间长度T＝5t，n≥{[(5t-t)/t]*2}+2，即n≥10。也就是说，在本实施例中，一像素组GP的多个第二像素120C的数量不少于10个，一像素组GP的多个第二像素120C的数量例如为11或12个，但本发明不以此为限。须说明的是，在本实施例中，k是以5为示例t，但本发明不限于此，在其它实施例中，k也可以是5以外且大于或等于1的其它正整数。
在同一像素组GP中，与第1个第二像素120C电性连接的一栅极线GL(例如：GL14)于一时间区间T1内具有一栅极开启电位，与第一像素120A电性连接的栅极线GL(例如：GL2)于一时间区间T7内具有一栅极开启电位，且时间区间T1和时间区间T7于时序上不重叠。
也就是说，当栅极线GL2具有一栅极开启电位而像素组GP的第一像素120A被充电时，相邻于第一像素120A的转接线gl14的信号已经切换至栅极关闭电位，因此，即便第一像素120A的像素电极122与转接线gl14部分重叠，转接线gl14的信号不易影响第一像素120A的像素电极122的电位。
另一方面，在同一像素组GP1中，与其他多个第二像素120C(例如：第2～10个第二像素120C)电性连接的多条栅极线GL13～GL5分别于时间区间T1、T2、T3、T4、T5具有栅极开启电位。当栅极线GL13～GL5具有栅极开启电位而其他多个第二像素120C(例如：第2～10个第二像素120C)被充电时，相邻于其他多个第二像素120C(例如：第2～10个第二像素120C)的转接线gl14的信号会从栅极开启电位切换至栅极关闭电位。然而，其他多个第二像素120C(例如：第2～10个第二像素120C)的像素电极122不与转接线gl14重叠，转接线gl14与其他多个第二像素120C(例如：第2～10个第二像素120C)的像素电极122之间的寄生电容小，因此，转接线gl14的信号的变动不易过度影响其他多个第二像素120C(例如：第2～10个第二像素120C)的像素电极122的电位。
值得一提的是，在本实施例中，第一像素120A的像素电极122与转接线gl重叠，第一像素120A的像素电极122的面积大，而有助于提升像素阵列基板100的开口率。此外，在本实施例中，转接线gl可包括分别属于不同两金属电层且通过第二贯孔130b彼此电性连接的主要部gla及辅助部glb，亦即，转接线gl可采双层金属走线的设计，此举有助于降低转接线gl的整体阻值，使像素阵列基板100易驱动。第二像素120C的像素电极122不与转接线gl重叠，而第二像素120C的像素电极122的电位不易过度受转接线gl与第二像素120C的像素电极122之间的寄生电容影响。在本实施例中，根据多条栅极线GL的驱动方式，适当地安排多个第一像素120A及多个第二像素120C的位置，能实现具有高开口率且易驱动的像素阵列基板100。
在图16的实施例中，是以反向扫描的方式驱动像素阵列基板100。然而，像素阵列基板100并不限于必须用正向扫描或反向扫描的方式驱动。图17示出本发明一实施例的像素阵列基板100在正向扫描时多条转接线gl1～gl14(或者说，多条栅极线GL1～GL14)的信号。图2的像素阵列基板100也可用图17所示的正向扫描的方式驱动。本领域具有通常知识者根据前述说明能实现之，于此便不再重述。
请参照图2、图3、图7及图11，以另一方式来说，像素列基板100的所有像素120的其中部分的多个像素120的每一者可包括一主动元件121、一像素电极122及一转接线gl的一部分，其中主动元件121电性连接至对应的一条数据线DL及一条栅极线GL，像素电极122电性连接至主动元件121，且转接线gl的一部分与像素电极122是对应地设置。
多个像素120包括在第二方向y上排列的一第一像素120A-1、一第二像素120C-1及一第二像素120C-4(也可称第三像素)。第一像素120A-1、第二像素120C-4及第二像素120C-4包括同一条转接线gl的多个部分；也就是说，第一像素120A-1的转接线gl的一部分、第二像素120C-4的转接线gl的一部分及第二像素120C-4的转接线gl的一部分是直接连接的。特别是，且第一像素120A-1的构造、第二像素120C-1的构造及第二像素120C-4的构造互不相同。
请参照图2及图3，具体而言，在本实施例中，第一像素120A-1的像素电极122与第一像素120A-1的转接线gl的一部分是部分地重叠的。
请参照图2及图7，第二像素120C-1的像素电极122与第二像素120C-1的共用电极cl部分地重叠，且第二像素120C-1的共用电极cl与第二像素120C-1的转接线gl的一部分是重叠的。与第一像素120A-1不同的是，第二像素120C-1的像素电极122与第二像素120C-1的转接线gl之间存在一间隙G，且第二像素120C-1的转接线gl的一部分跨越电性连接至第二像素120C的主动元件121的一条栅极线GL(也就是说，第二像素120C-1的转接线gl的一部分是电性独立于第二像素120C的主动元件121)。
请参照图2及图11，第二像素120C-4的像素电极122与第二像素120C-4的共用电极cl部分地重叠，第二像素120C-4的共用电极cl与第二像素120C-4的转接线gl的一部分是重叠的，且第二像素120C-4的像素电极122与第二像素120C-4的转接线gl之间存在一间隙G。与第二像素120C-1不同的是，第二像素120C-4的转接线gl的一部分是电性连接至与第二像素120C-4的主动元件121电性连接的一条栅极线GL。
下述实施例沿用前述实施例的元件标号与部分内容，其中采用相同的标号来表示相同或近似的元件，并且省略了相同技术内容的说明。关于省略部分的说明可参考前述实施例，下述实施例不再重述。
图18为本发明另一实施例的像素阵列基板100A的俯视示意图。图18省略像素阵列基板100A的基板。
须说明的是，图18是概略地绘示像素阵列基板100A，图18并非像素阵列基板100A的实际布局(layout)，像素阵列基板100A的各种像素120B的实际布局绘于图19、图20及图21。此外，图18省略图19、图20及图21的屏蔽电极170。
图19为本发明另一实施例的像素阵列基板100A的一个像素120B-1的放大示意图。
图20为本发明另一实施例的像素阵列基板100A的一个像素120B-2的放大示意图。
图21为本发明另一实施例的像素阵列基板100A的一个像素120B-3的放大示意图。
请参照图18、图19、图20及图21，像素阵列基板100A包括多条数据线DL、多条栅极线GL、多个像素120以及多条转接线gl。多条数据线DL在第一方向x上排列，多条栅极线GL在第二方向y上排列，其中第一方向x与第二方向y交错。每一像素120B包括一主动元件121及一像素电极122，主动元件121电性连接至对应的一条数据线DL及对应的一条栅极线GL，且像素电极122电性连接至主动元件121。多条转接线gl在第一方向x上排列。在第一方向x上排列的多条转接线gl分别电性连接至在第二方向y上排列的多条栅极线GL。
与前述的像素阵列基板100不同的是，本实施例的像素阵列基板100A还包括屏蔽电极170。在像素阵列基板100A的俯视图中，至少一像素120B的像素电极122与转接线gl之间存在间隙G，屏蔽电极170与像素120B的像素电极122隔开，且屏蔽电极170与转接线gl重叠。屏蔽电极170能阻挡由转接线gl所形成的电场，以降低转接线gl对像素电极122的电位的不良影响。举例而言，在本实施例中，屏蔽电极170可与像素电极122属于同一透明导电层，但本发明不以此为限。
在本实施例中，多个像素120B可包括多种像素120B-1、120B-2、120B-3。一像素120B-1、一像素120B-2及一像素120B-3在第一方向x上排列。
像素120B-1、像素120B-2及像素120B-3分别与前述的第一像素120A-1、第一像素120A-2及第一像素120A-3类似，其差异在于：多个像素120B-1、120B-2、120B-3的多个像素电极122的每一者与相邻的至少一条转接线gl之间存在至少一间隙G，且屏蔽电极170与相邻于像素120B-1、120B-2、120B-3的多个像素电极122的多条转接线gl重叠。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (16)

1.一种像素阵列基板，其特征在于，包括：
一基板；
多条数据线，设置于该基板上，且在一第一方向上排列；
多条栅极线，设置于该基板上，且在一第二方向上排列，其中该第一方向与该第二方向交错；
多个像素，设置于该基板上，其中每一该像素包括一主动元件及一像素电极，该主动元件电性连接至对应的一该数据线及一该栅极线，且该像素电极电性连接至该主动元件；以及
多条转接线，在该第一方向上排列，且分别电性连接至该些栅极线；
其中，该些像素包括多个第一像素；
在该像素阵列基板的俯视图中，该些第一像素的多个像素电极的至少一者与一该转接线部分地重叠。
2.如权利要求1所述的像素阵列基板，其特征在于，该些像素更包括多个第二像素，其中至少一该第二像素更包括一共用电极；
在该像素阵列基板的俯视图中，该第二像素的该像素电极与该第二像素的该共用电极部分地重叠，该第二像素的该共用电极与该转接线重叠，且该第二像素的该像素电极与该转接线之间存在一间隙。
3.如权利要求2所述的像素阵列基板，其特征在于，该转接线具有相连接的一第一部及一第二部；
在该像素阵列基板的俯视图中，该转接线的该第一部与该第一像素的该像素电极部分地重叠，该转接线的该第二部与该第二像素的该像素电极之间存在该间隙，且该转接线的该第一部的线宽大于该转接线的该第二部的线宽。
4.如权利要求2所述的像素阵列基板，其特征在于，该转接线具有一第二部；
在该像素阵列基板的俯视图中，该转接线的第二部与该第二像素的该像素电极之间存在该间隙，且该转接线的该第二部的线宽小于该第二像素的该共用电极的线宽。
5.如权利要求1所述的像素阵列基板，其特征在于，该些像素更包括多个第二像素，且每一该第二像素包括一共用电极；
在该像素阵列基板的俯视图中，每一该第二像素的该像素电极与该第二像素的该共用电极部分地重叠，每一该第二像素的该共用电极与对应的一该转接线重叠，且每一该第二像素的该像素电极与该转接线之间存在一间隙；
该些像素包括多个像素组，至少一该像素组包括沿着该转接线依序排列的n个第二像素及一该第一像素；
该像素阵列基板更包括：
一绝缘层，夹设于该些栅极线与该些转接线之间，且具有多个第一贯孔，其中该像素组的该n个第二像素包括依序排列的第1～n个第二像素，该第1个第二像素的该主动元件电性连接至一该栅极线，该转接线通过该绝缘层的一该第一贯孔电性连接至该栅极线，且n为大于或等于2的正整数。
6.如权利要求5所述的像素阵列基板，其特征在于，每一该像素组包括沿着一该转接线依序排列的n个第二像素及一该第一像素，每一该像素组的该n个第二像素包括依序排列的第1～n个第二像素；该第1个第二像素的该主动元件电性连接至一该栅极线，该转接线通过该绝缘层的一该第一贯孔电性连接至该栅极线；每一该像素组的该第一像素为该像素组中最靠近该像素组的该些第二像素的一个像素；该些像素组的该些第一像素实质上呈阶梯状排列。
7.如权利要求1所述的像素阵列基板，其特征在于，更包括：
一绝缘层，具有多个第二贯孔，其中该转接线包括一主要部及一辅助部，该绝缘层夹设于该主要部与该辅助部之间，该主要部跨越该些栅极线，该辅助部设置于相邻的该两条栅极线之间且与该第一像素的该像素电极部分地重叠，且该主要部的不同两区通过该绝缘层的该些第二贯孔电性连接至该辅助部的两端。
8.一种像素阵列基板的驱动方法，用以驱动如权利要求5所述的像素阵列基板，其特征在于，其中该驱动方法包括：
于一第一时间区间内，令电性连接至该像素组的该第1个第二像素的一该栅极线具有一栅极开启电位；以及
于一第二时间区间内，令电性连接至该像素组的该第一像素的另一该栅极线具有一栅极开启电位，其中该第一时间区间和该第二时间区间于时序上不重叠。
9.一种像素阵列基板的驱动方法，用以驱动如权利要求5所述的像素阵列基板，其特征在于，该些栅极线分为多个栅极线组，每一该栅极线组包括m条栅极线，m为大于或等于1的正整数，该驱动方法包括；
令同一该栅极线组的该m条栅极线同时被开启，其中每一该栅极线组被开启时，该栅极线组的该m条栅极线的每一者具有一栅极开启脉冲；以及
以一时间延迟依序开启该些栅极线组，其中该时间延迟的时间长度为t，该栅极脉冲的时间长度为T，且n≥{[(T-t)/t]*m}+m。
10.一种像素阵列基板，其特征在于，包括：
一基板；
多条数据线，设置于该基板上，且在一第一方向上排列；
多条栅极线，设置于该基板上，且在一第二方向上排列，其中该第一方向与该第二方向交错；
多个像素，设置于该基板上，其中每一该像素包括一主动元件及一像素电极，该主动元件电性连接至对应的一该数据线及一该栅极线，且该像素电极电性连接至该主动元件；
多条转接线，在该第一方向上排列，且分别电性连接至该些栅极线；以及
一屏蔽电极，其中，在该像素阵列基板的俯视图中，至少一该像素的该像素电极与一该转接线之间存在一间隙，该屏蔽电极与该像素的该像素电极隔开，且该屏蔽电极与该转接线重叠。
11.一种像素阵列基板，其特征在于，包括：
一基板；
多条数据线，设置于该基板上，且在一第一方向上排列；
多条栅极线，设置于该基板上，且在一第二方向上排列，其中该第一方向与该第二方向交错；以及
多个像素，设置于该基板上，其中每一该像素包括一主动元件、一像素电极及一转接线的一部分，该主动元件电性连接至对应的一该数据线及一该栅极线，该像素电极电性连接至该主动元件，且该转接线的该部分与该像素电极是对应地设置；
其中，该些像素包括在该第二方向上排列的一第一像素、一第二像素及一第三像素，该第一像素、该第二像素及该第三像素包括同一该转接线的多个部分，且该第一像素的构造、该第二像素的构造及该第三像素的构造互不相同。
12.如权利要求11项所述的像素阵列基板，其特征在于，在该像素阵列基板的俯视图中，该第一像素的该像素电极与该第一像素的该转接线的该部分是部分地重叠的。
13.如权利要求12项所述的像素阵列基板，其特征在于，该第二像素更包括一共用电极；在该像素阵列基板的俯视图中，该第二像素的该像素电极与该第二像素的该共用电极部分地重叠，该第二像素的该共用电极与该第二像素的该转接线的该部分是重叠的，该第二像素的该像素电极与该第二像素的该转接线之间存在一间隙，且该第二像素的该转接线跨越电性连接至该第二像素的该主动元件的一该栅极线。
14.如权利要求13所述的像素阵列基板，其特征在于，该第二像素更包括一共用电极；在该像素阵列基板的俯视图中，该第二像素的该像素电极与该第二像素的该共用电极部分地重叠，该第二像素的该共用电极与该第二像素的该转接线的该部分是重叠的，该第二像素的该像素电极与该第二像素的该转接线之间存在一间隙，且该第二像素的该转接线的该部分电性连接至与该第二像素的该主动元件电性连接的一该栅极线。
15.如权利要求13所述的像素阵列基板，其特征在于，在该像素阵列基板的俯视图中，该第一像素的该转接线的该部分的线宽大于该第二像素的该转接线的该部分的线宽。
16.如权利要求15所述的像素阵列基板，其特征在于，在该像素阵列基板的俯视图中，该第二像素的该转接线的该部分的线宽小于该第二像素的该共用电极的线宽。
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