CN111384167A - 半导体器件及制作方法 - Google Patents

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Abstract

本申请提供的半导体器件及制作方法。所述半导体器件包括：设置在衬底上的第一半导体层；设置在第一半导体层远离衬底一侧的第二半导体层；设置在所述半导体层远离所述衬底一侧的至少两个电极，其中任意相邻的两个电极分别为第一电极和第二电极；设置在所述第一电极一侧的复合结构，且所述复合结构和第一电极连接形成复合电极；所述复合结构包括第三半导体层和位于第三半导体层远离衬底一侧的第四半导体层；所述第四半导体层的电极性与所述的第二半导体层的电极性相反。通过复合结构和第一电极之间电连接形成复合漏电极，可以有效地提高器件的性能。

Description

半导体器件及制作方法
技术领域
本申请涉及半导体及半导体制造技术领域，具体而言，涉及一种半导体器件及制作方法。
背景技术
广泛应用于电子装备的高电子迁移率器件要求半导体器件的可靠性能很高，特别是研究高温、高频、高压和大功率的器件可靠性，已经成为了目前半导体器件领域的研究热点之一，半导体器件高可靠性能的研究也是保证应用装备高效且稳定运行的基础。如氮化镓高电子迁移率器件，作为第三代宽禁带半导体材料器件，其优越的性能已经获得了应用端的认可和青睐。但是由于半导体层内缺陷，很容易俘获缺陷附近的电子，导致器件关态至开态过程发生电流崩塌负面效应，以及当电子被俘获-释放过程，也进一步增加了漏电流，严重的影响了器件的可靠性问题。
现有技术中，常采用半导体表面钝化技术和场板技术用于减少材料表面的表面态浓度，但无法抑制有半导体内的缺陷引起的器件性能问题。
因此，如何进一步消除半导体内的电子(非二维电子气)，防止半导体内缺陷俘获电子与释放电子的周期发生，进一步提高半导体的性能，是需要亟待解决的技术问题。
发明内容
有鉴于此，本申请的目的在于提供一种半导体器件，以及用于制作该半导体器件的方法，以解决上述问题。
第一方面，本申请实施例提供一种半导体器件，所述半导体器件包括：
本申请提供的半导体器件及制作方法，通过在所述第一电极一侧设置复合结构，且设置所述复合结构和第一电极连接形成复合电极；再通过设置所述复合结构包括第三半导体层和位于第三半导体层远离衬底一侧的第四半导体层；所述第四半导体层的电极性与所述的第二半导体层的电极性相反。实现当器件沟道处于关闭状态时，在施加高电压的情况下，复合结构将大量的空穴注入到半导体层内，进行复合半导体层内未被耗尽的电子，进一步提高器件的性能。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍。应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为本申请实施例一提供的第一种半导体器件的结构示意图；
图2为本申请实施例二提供的第二种半导体器件的结构示意图；
图3为本申请实施例三提供的第三种半导体器件的结构示意图；
图4为本申请实施例四提供的第四种半导体器件的结构示意图；
图5为本申请实施例五提供的第五种半导体器件的结构示意图；
图6为本申请实施例六提供的第六种半导体器件的结构示意图；
图7为本申请实施例一提供的半导体器件的制程流程图。
图8A-图8I为本请实施例一提供的半导体器件的制程图；
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，需要说明的是，术语“上”、“下”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
随着半导体器件技术的发展，高可靠度的第三代宽禁带半导体器件技术逐渐成为了现在半导体装备系统的核心技术。尽管半导体技术领域已经报道了多种场板结构和表面钝化技术，用于改善半导体器件电流崩塌效应，但仍有很大的技术空间进行进一步优化。
如何进一步消除半导体内的电子(非二维电子气)，防止半导体内缺陷俘获电子与释放电子的周期发生，进一步提高半导体的性能，是需要亟待解决的技术问题。
为了解决上述问题，本申请实施例提供下面所述的一种半导体器件，参考图1。一种半导体器件，包括：衬底101，设置在所述衬底一侧的半导体层11，半导体层11至少包含第一半导体层110和第二半导体层125，且二者之间形成二维电子气115；在半导体层11远离衬底101一侧设置至少两个电极，其中任意相邻的两个电极分别为第一电极和第二电极，且在所述第一电极一侧设置复合结构22，且复合结构22和第一电极连接形成复合电极；复合结构22包括第三半导体层120和位于第三半导体层120远离衬底101一侧的第四半导体层135，其中第四半导体层135的电极性与第二半导体层125的电极性相反，以确保复合结构能够提供空穴注入到半导体层内，进行复合半导体层内未被耗尽的电子。
可以理解的，在本申请中，至少两个电极可以是两个电极，可以是三个电极，也可以是多个电极。例如，在下面的实施例中，当半导体器件是包含两个电极时的二极管结构，第一电极和第二电极分别是阴极630和阳极650，此时复合结构22和阴极630连接构成复合电极；当半导体器件是包含三个电极的三极管结构，第一电极和第二电极分别是漏极103，栅极150，此时复合结构22和漏极103连接构成复合电极。
本申请的复合结构122还包括附加电极340，附加电极340形成于第四半导体层135远离衬底101一侧，且所述附加电极340与所述第一电极通过金属连接。
在本申请中，为了保证器件性能，设置第四半导体层135与所述的第三半导体120导电极性相反，第四半导体层135材料可以是P-氮化镓或P-铝镓氮等。也可以设置第三半导体层120和第二半导体层125的材料含铝组分，且第三半导体层120的铝组分含量高于第二半导体层125的铝组分含量。
进一步地，为了防止器件沟道处于开态时导致二维电子气浓度降低，导通电阻增加的问题，提高器件性能，本申请的一种实施方式中，复合结构与所述第一半导体层形成的二维电子气浓度高于周围的二维电子气浓度，可以达到进一步优化器件性能的效果。另外，本申请中复合结构的第三半导体层120和第四半导体层135在第二电极向第一电极的延伸方向上的延伸长度也会影响器件性能，设置第三半导体层的长度大于等于第四半导体层的长度，可以防止器件开态时二维电子气降低的问题。
在本申请中，实现复合结构的方式有多种，在一种实施方式中，在半导体层11远离衬底101一侧的第二电极和第一电极之间的表面沉积第三半导体层120和第四半导体层135形成复合结构22；在另一种实施方式中，在第二电极和第一电极之间的半导体层11中挖沟槽，复合结构22覆盖所述沟槽；在另一种实施方式中，在第一电极远离所述第二电极的一侧设置沟槽，沟槽的底部延伸至第一半导体层110内，复合结构22覆盖所述沟槽。下文以在半导体层中挖槽的方式详细描述本发明的具体内容。
在本申请中，当所述器件沟道处于打开状态时，在复合结构22上施加电压V1≤10V时，复合结构22向所述半导体层11内注入的空穴浓度为零或忽略不计；当所述器件沟道处于关闭状态时，在复合结构22上施加电压V2＞50V时，复合结构22向所述半导体层11注入的空穴浓度(p)高于所述半导体层11内的电子浓度(n)。
请参照图1，图1为本申请实施例一提供的半导体器件的第一种结构示意图100。该种半导体器件为一种三极管，半导体器件具体包括衬底101、第一半导体层110、第二半导体层125、源极102、漏极103、栅极150，复合结构22包括第三半导体层120、第四半导体层135，复合结构22通过互联金属170与漏极103连接形成复合电极。
衬底101的材料可以是氮化镓、硅、蓝宝石、氮化硅、氮化铝、SOI(Silicon-On-Insulator，绝缘衬底上的硅)或其它可以外延生长III-V族氮化物的材料。
第一半导体层110位于所述衬底101一侧，可以理解的是，第一半导体层110与衬底101之间还可以依次沉积形成成核层、缓冲层或背势垒层中的一层或多层的组合。本申请不限制衬底101与第一半导体层110之间的具体结构。
第二半导体层125位于所述第一半导体层120远离所述衬底101一侧，第一半导体层110的禁带宽度小于第二半导体层125的禁带宽度，例如，第一半导体层110的材料可以是氮化镓(GaN)，第二半导体层125的材料可以是铝镓氮(AlGaN)，在第一半导体层110和第二半导体层125的交界面处形成二维电子气115。
在远离衬底101一侧的栅极150和漏极103之间的第二半导体层125内形成沟槽118，复合结构22覆盖沟槽118，复合结构22的第三半导体120部分位于所述沟槽118内，部分位于沟槽118外的第二半导体层125表面，第四半导体层135位于沟槽118内的第二半导体层125远离衬底101一侧。沟槽118底部达到第一半导体层110和第二半导体层界面附近，可选地，第三半导体层120靠近所述衬底101一侧的表面与二维电子气115的表面距离Lmin≤6nm，优选地，沟槽118底部达到第一半导体层110远离衬底101一侧的表面。第三半导体层120与所述的第一半导体层110的界面形成二维电子气，且所述的第三半导体层120与所述的第一半导体层110的界面形成二维电子气的浓度高于所述第一半导体层110和第二半导体层125的交界面处的二维电子气浓度，以保证器件低导通电阻性能。
在本实施例中，第三半导体层120的电极性与第四半导体层135的电极性相反；第三半导体层120和第二半导体层125含铝组分，且第三半导体层120的铝组分含量高于第二半导体层125的铝组分含量。可选地，第一半导体层110为GaN或AlGaN或InAlGaN或AlN、第二半导体层125为AlGaN或InAlGaN、第三半导体层120为Al组分更高的AlGaN或InAlGaN、第四半导体层135为P-GaN或P-AlGaN。
可选地，在该半导体器件结构中，源极102和漏极103均是n型导电的欧姆电极、栅极150是n型导电的电极；附加电极140位于所述第四半导体层远离所述衬底101一侧；且附加电极140是p型电极，附加电极140与漏极103通过互联金属层170连接，并形成复合漏电极。
本实施例的器件结构还可以包括位于第二半导体层125远离衬底101一侧的各电极之间的表面钝化介质层160。
优选地，在本实施例100中，所述第二电极(栅极150)与所述第四半导体层135靠近所述第二电极(栅极150)一侧的边缘之间的距离d需要满足Vbr＝Ec*d(其中Ec代表所述第二电极与复合电极之间的平均电场，Vbr代表所述半导体器件的第一电极和第二电极之间承受电压VDSS规格。)。通过设置复合结构22的最优位置，当器件沟道开态过程，可以抑制复合结构22向第一电极(漏极103)区域注入一定的空穴，导致欧姆接触的增大的问题。
在本实施例100中，当所述器件沟道处于打开状态时，在所述附加电极140上施加电压V1≤10V时，复合结构22向所述半导体层内(包括第一半导体层110和第二半导体层125)注入的空穴浓度(p)为零或忽略不计；当所述器件沟道处于关闭状态时，在附加电极140上施加电压V2＞50V时，复合结构22向所述半导体层(包括第一半导体层110和第二半导体层115)内注入的空穴浓度(p)高于所述半导体层(包括第一半导体层110和第二半导体层115)内的电子浓度(n)。
优选地，在本实施例中，所述第三半导体层120的厚度h＞20nm，保证所述的第三半导体层120与所述的第一半导体层110之间极化更多的二维电子气浓度。
在复合结构内设置厚度大于等于15nm的第四半导体层135，可以保证器件在关态时注入所述半导体层中空穴浓度，完全将第一半导体层110和第二半导体层115中的遗留电子复合，可以有效改善半导体器件的电学性能，提高半导体器件的可靠性。
请参照图2，图2示出了本申请实施例二提供的半导体器件的第二种结构示意图。
第二种半导体器件的结构还是三极管结构，与第一种结构不同的是，在第二种半导体器件结构中，复合结构22无限接近第一电极(漏电极203)，且互联金属270与复合结构22的第四半导体层235直接接触，等同于附加电极的作用，同时与复合结构22无限接近第一电极(漏电极203)形成电连接。本实施例中，在栅极250向漏极103的延伸方向，第三半导体层220延伸至漏极203和所述第二半导体层225之间，即部分第三半导体层220位于第一电极和第二半导体层225之间，使得第一电极和第二半导体层225不直接接触。
第二种半导体器件结构改进的优点在于：复合结构22无限接近于第一电极(漏电极203)，可以第一电极(漏电极203)和第二电极(栅极250)之间的距离，进一步减小之间引入的电阻。同时将第三半导体层220延伸漏电极203和第二半导体层225之间，可以极化更多的电子，降低漏极电极203的欧姆接触电阻。
请参照图3，图3示出了本申请实施例三提供半导体器件的第三种结构示意图。
第三种半导体器件的结构还是为三极管结构，与第二种结构示意图不同的是，本实施例三提供的半导体器件结构中，复合结构22和第一电极之间保持了一定的距离L，优选地，在本实施例100中，设置第四半导体层335靠近所述第一电极(漏极303)一侧的边缘与第一电极(漏极303)之间的距离L满足h≤L＜2h，h代表第三半导体层320的厚度。
第三种半导体器件结构改进的优点在于通过第四半导体层335与第一电极(漏极303)保持了一定的距离L的设计，能够实现所述半导体器件导电沟道关态时高击穿电压能力和开态时低导通电阻的优选技术方案。
请参照图4，图4示出了本申请实施例四提供的半导体器件的第四结构示意图。
如图4所示，第四种半导体器件的结构还是三极管结构，与前面三种半导体器件结构不同的是，在所述第一电极(漏极403)远离所述第二电极(栅极450)的一侧设置沟槽，所述复合结构22覆盖所述沟槽，所述复合结构包含第三半导体层420和第四半导体层440，所述沟槽的底部延伸至所述第一半导体层410内。第三半导体层420靠近衬底401一侧的底面伸入第一半导体层410，第四半导体层440通过互联金属470和第一电极(漏极403)电连接，并形成复合电极。在所述的复合电极结构中，第一电极(漏极403)和复合结构22之间有介质460隔离，且介质层460与互联金属470形成复合漏电极的场板。
第四种半导体器件结构改进的优点在于通过对复合结构22位置的优化，设在第一电极(漏极403)远离所述第二电极(栅极450)的一侧的沟槽中，这样设计的好处有：第一，可以缩短器件栅电极450和漏电极403之间空间距离，进一步降低由于器件栅电极450和漏电极403空间距离引入的电阻。同时，在第一电极(漏极403)和复合结构22之间有介质460隔离，还可以防止复合结构22注入空穴至第一电极(漏极403)的欧姆接触区域，导致欧姆接触变差。
请参照图5，图5示出了本申请实施例五提供的半导体器件的第五结构示意图。
如图5所示，第五种半导体器件的结构是三极管结构，与第四重半导体器件结构不同的是，第五种半导体器件结构中的复合结构22与第一电极(漏极403)之间紧密接近，且通过互联金属570电连接形成复合电极，二者之间无介质隔离层。
此结构的优点就是，可以进一步实现半导体器件体积小型化，提升应用电路的集成度。
请参照图6，图6示出了本申请实施例六提供的半导体器件的第六结构示意图。
如图6所示，第六种半导体器件的结构为二极管结构，此二极管结构包含两个电极，第一电极为肖特基接触的阳极650和第二电极为欧姆接触的阴极630，在阳极650和阴极630之间靠近阴极630一侧形成复合结构22，复合结构22包括包含第三半导体层620、第四半导体层635，还可以包括附加电极640，通过互联金属层670将阴极630和复合结构22进行电连接，共同形成复合阴极电极。
本实施例通过施加反偏高压于所述的复合阴极电极上，在沟道二维电子气625被耗尽的基础上，由于复合结构22在反偏高压下将大量的空穴注入到第一半导体层610和第二半导体层615内，将遗留的电子全部复合掉，进一步提高肖特基二极管的性能以及可靠性。
本申请实施例还提供一种半导体器件制作方法，下面以制作图1中半导体器件为例进行讲解，该方法包括以下步骤：
步骤S1001，提供一衬底901。
步骤S1002，请参照图8A，在衬底901的一侧依次沉积包括第一半导体层910和第二半导体层915的半导体层，并在第一半导体层910和第二半导体层915的半导体层间形成二维电子气925。
步骤S1003，请参照图8B，在所述第二半导体层915内的指定区域，通过刻蚀工艺形成沟槽918，且所述的沟槽918底部达到所述第一半导体层910的表面(远离衬底901一侧)附近。
进一步地,沟槽918底部所在面与二维电子气925的表面距离Lmin≤6nm。
步骤S1004，请参照图8C，在沟槽918内形成所述的第三半导体层920。
步骤S1005，请参照图8D，在所述的第三半导体层920上形成第四半导体层935。
步骤S1006，请参照图8E和8F，在第二半导体层915上分别形成源极电极902和漏极电极903,在源极电极902和漏极电极903之间的第二半导体层915上形成栅极电极950。
步骤S1007，请参照图8G，在第四半导体层935上形成附加电极940。
步骤S1008，请参照图8H，在源极电极902、栅极电极950、附加940和漏极电极903等电极之间的第二半导体层915上形成钝化介质层960，且在附加电极940的上方开孔。
步骤S1009，请参照图8I，通过互联金属层970将附加电极940和漏极电极903之间电连接，共同形成复合漏电极。
本申请实施例提供的半导体器件及其制作方法。所述半导体器件包括：衬底；设置在衬底上的第一半导体层；设置在第一半导体层远离衬底一侧的第二半导体层；设置在所述半导体层远离所述衬底一侧的至少两个电极，其中任意相邻的两个电极分别为第一电极和第二电极；设置在所述第一电极一侧的复合结构，且所述复合结构和第一电极连接形成复合电极；所述复合结构包括第三半导体层和位于第三半导体层远离衬底一侧的第四半导体层；所述第四半导体层的电极性与所述的第二半导体层的电极性相反。设置在覆盖复合结构的沟槽位置；设置复合结构与所述第一半导体层形成的二维电子气浓度高于周围的二维电子气浓度；设置复合结构的第三半导体层和第四半导体层在第二电极向第一电极的延伸方向上的延伸长度；设置复合结构的最优位置；以及设置复合结构和第一电极之间的距离等。有效提高半导体器件的性能以及可靠性。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (15)

1.一种半导体器件，其特征在于，包括：
衬底；
设置在所述衬底一侧的半导体层，所述半导体层至少包含第一半导体层和第二半导体层，且二者之间形成二维电子气；
设置在所述半导体层远离所述衬底一侧的至少两个电极，其中任意相邻的两个电极分别为第一电极和第二电极；
设置在所述第一电极一侧的复合结构，且所述复合结构和第一电极连接形成复合电极；
所述复合结构包括第三半导体层和位于第三半导体层远离衬底一侧的第四半导体层；
所述第四半导体层的电极性与所述的第二半导体层的电极性相反。
2.根据权利要求1所述的半导体器件，其特征在于，所述第三半导体层的电极性与第四半导体层的电极性相反，且所述第三半导体层的厚度h＞20nm。
3.根据权利要求1所述的半导体器件，其特征在于，所述第三半导体层和第二半导体层含铝组分，且第三半导体层的铝组分含量高于第二半导体层的铝组分含量。
4.根据权利要求1所述的半导体器件，其特征在于，所述复合结构还包括附加电极，所述附加电极形成于所述第四半导体层远离衬底一侧，且所述附加电极与所述第一电极通过金属连接。
5.根据权利要求1所述的半导体器件，其特征在于，所述复合结构位于所述第一电极和所述第二电极之间，且所述复合结构与所述第一半导体层形成的二维电子气浓度高于周围的二维电子气浓度。
6.根据权利要求5所述的半导体器件，其特征在于，在所述第二电极至所述第一电极的延伸方向上，所述第三半导体层的长度大于等于第四半导体层的长度。
7.根据权利要求5所述的半导体器件，其特征在于，所述第四半导体层靠近所述第一电极一侧的边缘与第一电极之间的距离L满足h≤L＜2h，h代表第三半导体层的厚度。
8.根据权利要求5所述的半导体器件，其特征在于，所述第二电极与所述第四半导体层靠近所述第二电极一侧的边缘之间的距离d需要满足Vbr＝Ec*d，其中Ec代表所述第二电极与复合电极之间的平均电场，Vbr代表所述半导体器件的第一电极和第二电极之间承受电压。
9.根据利要求1-8任一项所述的半导体器件，其特征在于，在所述第二电极和第一电极之间设置沟槽，所述复合结构覆盖所述沟槽，且至少部分所述第三半导体层覆盖所述沟槽，所述第四半导体层覆盖在所述沟槽内的第三半导体层远离衬底一侧。
10.根据利要求9所述的半导体器件，其特征在于，所述第四半导体层靠近衬底一侧的表面与第一半导体层远离衬底一侧的表面之间的距离，大于等于第三半导体层厚度且小于等于第二半导体层厚度。
11.根据权利要求10所述的半导体器件，其特征在于，所述沟槽底部达到所述第一半导体层远离衬底一侧的表面，所述第三半导体层和所述第一半导体层接触并产生高于周围浓度的二维电子气。
12.根据权利要求1-4任一项所述的半导体器件，其特征在于，在所述第一电极远离所述第二电极的一侧设置沟槽，所述复合结构覆盖所述沟槽，所述沟槽的底部延伸至所述第一半导体层内。
13.一种半导体器件的制作方法，其特征在于，所述方法包括：
提供一衬底；
在所述衬底一侧生长半导体层：至少包括第一半导体层和第二半导体层，且二者之间形成二维电子气；
在所述半导体层远离所述衬底一侧形成至少两个电极，其中任意相邻的两个电极分别为第一电极和第二电极；
在所述第一电极任意一侧形成包括第三半导体层和位于第三半导体层远离衬底一侧的第四半导体层的复合结构，且所述复合结构和第一电极通过金属连接形成复合电极；
所述第四半导体层的电极性与所述的第二半导体层的电极性相反。
14.根据权利要求13所述的一种半导体器件制作方法，其特征在于，
在形成所述复合结构前，在所述第一电极和第二电极之间的半导体层指定区域通过刻蚀工艺形成沟槽，将所述复合结构覆盖所述沟槽。
15.根据权利要求13所述的一种半导体器件制作方法，其特征在于，
在形成所述复合结构前，在所述第一电极远离所述第二电极的一侧通过刻蚀工艺形成沟槽，且所述沟槽的底部延伸至所述第一半导体层内，将所述复合结构覆盖所述沟槽。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112993032A (zh) * 2021-02-08 2021-06-18 华南师范大学 漏极阶梯场板结构射频hemt器件及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160064600A1 (en) * 2013-05-16 2016-03-03 Panasonic Intellectual Property Management Co., Ltd. Nitride semiconductor device
CN107316891A (zh) * 2017-06-23 2017-11-03 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160064600A1 (en) * 2013-05-16 2016-03-03 Panasonic Intellectual Property Management Co., Ltd. Nitride semiconductor device
CN107316891A (zh) * 2017-06-23 2017-11-03 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112993032A (zh) * 2021-02-08 2021-06-18 华南师范大学 漏极阶梯场板结构射频hemt器件及其制备方法
CN112993032B (zh) * 2021-02-08 2023-10-27 华南师范大学 漏极阶梯场板结构射频hemt器件及其制备方法

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