CN111367339A - 降低晶体管的阈值电压的电路、放大器和nand闪存 - Google Patents

Abstract

本发明公开了一种降低晶体管的阈值电压的电路、放大器和NAND闪存。该电路包括：反馈电路，反馈电路包括电压反馈输入端、第一衬底电压调整端和电压反馈输出端，电压反馈输入端与晶体管的第一端电连接，第一衬底电压调整端与晶体管的衬底端电连接；衬底电压调整电路，衬底电压调整电路包括第一基准电压输入端、比较电压输入端和第二衬底电压调整端，第一基准电压输入端与第一参考电压线电连接，比较电压输入端与电压反馈输出端电连接，第二衬底电压调整端与晶体管的衬底端电连接；衬底电压调整电路用于降低晶体管的衬底端的电压。本发明实现了采用较低的生产成本降低待调整晶体管的阈值电压的效果，提升了产品的竞争力。

Description

降低晶体管的阈值电压的电路、放大器和NAND闪存

技术领域

本发明实施例涉及电子技术领域，尤其涉及一种降低晶体管的阈值电压的电路、放大器和NAND闪存。

背景技术

NAND-flash(NAND闪存)具有容量较大，改写速度快等优点，适用于大量数据的存储，因而在业界得到了越来越广泛的应用。然而，NAND工艺中晶体管的阈值电压较高，在低电压应用中过高的晶体管阈值电压使得晶体管的限制了很多模拟电路的使用和性能。

在现有技术中，降低晶体管的阈值电压的方案为，采用更加精细的工艺手段，通过增加器件工艺的mask数量，调整工艺增加低阈值器件类型，这种方法可以直接解决低阈值器件的需求，然而采用该方案的生产成本高，降低了产品的竞争力。

发明内容

本发明提供一种降低晶体管的阈值电压的电路、放大器和NAND闪存，以采用较低的生产成本降低晶体管的阈值电压，提升产品的竞争力。

第一方面，本发明实施例提供了一种降低晶体管的阈值电压的电路，该电路包括：

反馈电路，所述反馈电路包括电压反馈输入端、第一衬底电压调整端和电压反馈输出端，所述电压反馈输入端与所述晶体管的第一端电连接，所述第一衬底电压调整端与所述晶体管的衬底端电连接；

衬底电压调整电路，所述衬底电压调整电路包括第一基准电压输入端、比较电压输入端和第二衬底电压调整端，所述第一基准电压输入端与第一参考电压线电连接，所述比较电压输入端与所述电压反馈输出端电连接，所述第二衬底电压调整端与所述晶体管的衬底端电连接；所述衬底电压调整电路用于降低所述晶体管的衬底端的电压。

可选地，所述反馈电路还包括：

第一晶体管，所述第一晶体管的控制端与第二参考电压线电连接，第一端与第一电源线电连接，第二端与所述晶体管的第一端电连接，衬底端与所述晶体管的衬底端电连接。

可选地，所述反馈电路还包括：

第二晶体管，所述第二晶体管的第一端与所述晶体管的第一端电连接，控制端与第三参考电压线电连接，第二端与第二电源线电连接；

第三晶体管，所述第三晶体管的第一端与所述第一晶体管的第二端电连接，控制端与第三参考电压线电连接，第二端与第二电源线电连接。

可选地，所述衬底电压调整电路还包括：

放大器，所述放大器的第一输入端与所述第一参考电压线电连接，第二输入端与所述电压反馈输出端电连接；

源跟随器，所述源跟随器的第一电源输入端与第四参考电压线电连接，第二电源输入端与第二电源线电连接，电压输入端与所述放大器的输出端电连接，电压输出端与所述第二衬底电压调整端电连接。

可选地，所述源跟随器包括：

第四晶体管，所述第四晶体管的第一端与所述第四参考电压线电连接，控制端与所述放大器的输出端电连接，第二端与所述第二衬底电压调整端电连接；

负载，所述负载的第一端与所述第二衬底电压调整端电连接，第二端与所述第二电源线电连接。

第二方面，本发明实施例还提供了一种放大器，该放大器包括：放大器电路和如本发明任意实施例所述的降低晶体管的阈值电压的电路，所述降低晶体管的阈值电压的电路用于降低所述放大器电路中的晶体管的阈值电压。

可选地，所述放大器电路包括：

第五晶体管和第六晶体管，所述第五晶体管和所述第六晶体管的第二端均与第一电源线电连接；

第七晶体管和第八晶体管，所述第五晶体管的第一端和控制端，以及所述第六晶体管的控制端均与所述第七晶体管的第二端电连接，所述第七晶体管的控制端作为所述放大器的输入端，所述第八晶体管的第二端与所述第六晶体管的第一端电连接，控制端与第二参考电压线电连接，所述第七晶体管的衬底端和所述第八晶体管的衬底端均与所述第一衬底电压调整端电连接；

第九晶体管，所述第七晶体管的第一端和所述第八晶体管的第一端均与所述第九晶体管的第一端电连接，所述第九晶体管的第二端与所述电压反馈输入端电连接，控制端与第三参考电压线电连接。

可选地，所述反馈电路包括：

第十晶体管，所述第十晶体管的第二端与所述第一电源线电连接；

第十一晶体管，所述第十晶体管的控制端和第二端均与所述第十一晶体管的第一端电连接，所述第十一晶体管的控制端与所述第二参考电压线电连接，衬底端与所述第一衬底电压调整端电连接，第二端与所述电压反馈输出端电连接；

第十二晶体管，所述第十二晶体管的第一端与所述电压反馈输出端电连接，控制端与所述第三参考电压线电连接，第二端与所述电压反馈输入端电连接。

可选地，所述第五晶体管、所述第六晶体管和所述第十晶体管为P型晶体管，所述第七晶体管、所述第八晶体管、所述第九晶体管、所述第十一晶体管和所述第十二晶体管为N型晶体管；

或者，所述第五晶体管、所述第六晶体管和所述第十晶体管为N型晶体管，所述第七晶体管、所述第八晶体管、所述第九晶体管、所述第十一晶体管和所述第十二晶体管为P型晶体管。

第三方面，本发明实施例还提供了一种NAND闪存，该NAND闪存包括：如本发明任意实施例所述的放大器。

本发明实施例通过设置反馈电路和衬底电压调整电路，反馈电路为衬底电压调整电路提供待调整晶体管的第一端的电压，衬底电压调整电路动态调整待调整晶体管的衬底端的电压，根据晶体管的体效应，待调整晶体管的阈值电压降低。相比于现有技术，本发明实施例无需对待调整晶体管的工艺进行改进，以及反馈电路和衬底电压调整电路中的元器件采用成本较低的生产工艺即可实现，因此，本发明实施例实现了采用较低的生产成本降低待调整晶体管的阈值电压的效果，提升了产品的竞争力。

附图说明

图1为本发明实施例提供的一种降低晶体管的阈值电压的电路的电路图；

图2为本发明实施例提供的另一种降低晶体管的阈值电压的电路的电路图；

图3为本发明实施例提供的一种放大器的电路图；

图4为本发明实施例提的另一种放大器的电路图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

图1为本发明实施例提供的一种降低晶体管的阈值电压的电路的电路图。参见图1，该电路适用于降低晶体管的阈值电压，该晶体管可以为放大器或者逻辑电路中的晶体管。该电路包括：反馈电路100和衬底电压调整电路200。反馈电路100包括电压反馈输入端101、第一衬底电压调整端102和电压反馈输出端103，电压反馈输入端101与晶体管的第一端电连接，第一衬底电压调整端102与晶体管的衬底端电连接。衬底电压调整电路200包括第一基准电压输入端201、比较电压输入端202和第二衬底电压调整端203，第一基准电压输入端201与第一参考电压线VREF1电连接，比较电压输入端202与电压反馈输出端103电连接，第二衬底电压调整端203与晶体管的衬底端电连接；衬底电压调整电路200用于降低晶体管的衬底端的电压。

其中，晶体管为其他电路中需要降低阈值的晶体管，为了便于解释，以下称需要降低阈值的晶体管为待调整晶体管。反馈电路100和衬底电压调整电路200构成了待调整晶体管的负反馈电路。

示例性地，该电路的工作原理为，当待调整晶体管的阈值电压较大时，待调整晶体管的第一端的电压降低，由于电压反馈输入端101与待调整晶体管的第一端电连接，电压反馈输入端101输入的电压降低；电压反馈输出端103的电压降低，比较电压输入端202输入的电压小于第一基准电压输入端201的电压，衬底电压调整电路200的第二衬底电压调整端203的电压升高，使得待调整晶体管的衬底端的电压升高，进而待调整晶体管的第一端的电压升高，直至待调整晶体管的第一端的电压与第一参考电压线VREF1上的第一参考电压近似相等。其中，待调整晶体管的第一端随待调整晶体管的衬底端的电压升高的原理基于晶体管的体效应，晶体管的体效应又叫晶体管的衬源效应，具体为晶体管的衬底电压和待调整晶体管的源极电压保持一定的值。当待调整晶体管的第一端的电压升高时，流过待调整晶体管的第一端的电流增大，根据晶体管的特性可知，待调整晶体管的阈值电压降低。

本发明实施例通过设置反馈电路100和衬底电压调整电路200，反馈电路100为衬底电压调整电路200提供待调整晶体管的第一端的电压，衬底电压调整电路200动态调整待调整晶体管的衬底端的电压，使得待调整晶体管的第一端的电压维持与第一参考电压线VREF1上的第一参考电压近似相等，根据晶体管的体效应，待调整晶体管的阈值电压降低。相比于现有技术，本发明实施例无需对待调整晶体管的工艺进行改进，以及反馈电路100和衬底电压调整电路200中的元器件采用成本较低的生产工艺即可实现，因此，本发明实施例实现了采用较低的生产成本降低待调整晶体管的阈值电压的效果，提升了产品的竞争力。

图2为本发明实施例提供的另一种降低晶体管的阈值电压的电路的电路图。参见图2，在上述各实施例的基础上，可选地，反馈电路100还包括：第一晶体管M1，第一晶体管M1的控制端与第二参考电压线VREF2电连接，第一端与第一电源线VDD电连接，第二端与待调整晶体管的第一端电连接，衬底端与待调整晶体管的衬底端电连接。示例性地，该反馈电路100的工作原理为，当待调整晶体管的阈值电压较大时，待调整晶体管的第一端的电压降低，第一晶体管M1的第一端的电压降低；电压反馈输出端103的电压降低，比较电压输入端202的电压小于第一基准电压输入端201的电压，衬底电压调整电路200的第二衬底电压调整端203的电压升高，使得待调整晶体管的衬底端和第一晶体管M1的衬底端的电压升高，进而待调整晶体管的第一端的电压升高。反馈电路100这样设置可以使得第一晶体管M1和待调整晶体管结构上具有一致性，增强了反馈电路100的准确度。

继续参见图2，在上述各实施例的基础上，可选地，反馈电路100还包括：第二晶体管M2和第三晶体管M3。第二晶体管M2的第一端与待调整晶体管的第一端电连接，控制端与第三参考电压线VREF3电连接，第二端与第二电源线GND电连接。第三晶体管M3的第一端与第一晶体管M1的第二端电连接，控制端与第三参考电压线VREF3电连接，第二端与第二电源线GND电连接。其中，待调整晶体管的第一端为节点S，第一晶体管M1的第一端为节点S1，调整晶体管的第一端(节点S)和第一晶体管M1的第一端(节点S1)在结构上具有对称性，电压反馈输出端103的电压和待调整晶体管的第一端的电压相等，用节点S1代替节点S作为电压反馈输出端103，可以避免节点S上的噪声干扰，增强了反馈电路100的准确度。

继续参见图2，在上述各实施例的基础上，可选地，衬底电压调整电路200还包括：比较电路210和源跟随器220。比较电路210的第一输入端与第一参考电压线VREF1电连接，第二输入端与电压反馈输出端103电连接；源跟随器220的第一电源输入端与第四参考电压线VREF4电连接，第二电源输入端与第二电源线GND电连接，电压输入端与比较电路210的输出端电连接，电压输出端与第二衬底电压调整端203电连接。其中，比较电路210例如可以是放大器，比较电路210的第一输入端例如可以是放大器的正相输入端，比较电路210的第二输入端例如可以是放大器的反相输入端，源跟随器220使得第二衬底电压调整端203的电压随着比较电路210的输出端的电压的升高而升高。示例性地，该衬底电压调整电路200的工作原理是，比较电路210的第二输入端输入的电压小于比较电路210的第一输入端输入端的电压，比较电路210的输出端输出的电压升高，源跟随器220的电压输出端的电压升高，衬底电压调整电路200的第二衬底电压调整端203的电压升高，且第二衬底电压调整端203的电压介于第一参考电压线VREF1上的第一参考电压和第四参考电压线VREF4上的第四参考电压之间。从而一方面能够降低待调整晶体管的阈值电压，另一方面避免了待调整晶体管和第一晶体管M1的寄生二极管正向导通。因此，本发明实施例与直接向待调整晶体管的衬底端输入参考电压的方案相比，避免了参考电压随工艺变化较大对待调整晶体管带来的变化较大，甚至使寄生二极管正向导通的现象。

继续参见图2，在上述各实施例的基础上，可选地，源跟随器220包括：第四晶体管M4和负载I。第四晶体管M4的第一端与第四参考电压线VREF4电连接，控制端与比较电路210的输出端电连接，第二端与第二衬底电压调整端203电连接。负载I的第一端与第二衬底电压调整端203电连接，第二端与第二电源线GND电连接。其中，负载I例如可以是电流源或者电阻等阻性元件。该源跟随器220的工作原理为，比较电路210的输出端输出的电压升高，第四晶体管M4的控制端的电压升高，从而第四晶体管M4的第二端的电压升高，衬底电压调整电路200的第二衬底电压调整端203的电压升高。

本发明实施例还提供了一种放大器。图3为本发明实施例提供的一种放大器的电路图。参见图3，该放大器包括：放大器电路10和如本发明任意实施例所提供的降低晶体管的阈值电压的电路20，降低晶体管的阈值电压的电路20用于降低放大器电路10中的待调整晶体管的阈值电压。

本发明实施例通过设置降低晶体管的阈值电压的电路20，该电路根据放大电路中待调整晶体管的第一端的电压，升高待调整晶体管的衬底端的电压，根据晶体管的体效应，待调整晶体管的阈值电压降低。相比于现有技术，本发明实施例无需对放大电路中待调整晶体管的工艺进行改进，以及降低晶体管的阈值电压的电路20中的元器件采用成本较低的生产工艺即可实现，因此，本发明实施例实现了采用较低的生产成本降低放大电路中待调整晶体管的阈值电压的效果，提升了产品的竞争力。

图4为本发明实施例提的另一种放大器的电路图。参见图4，在上述各实施例的基础上，可选地，该放大器电路10包括：第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8和第九晶体管M9。第五晶体管M5和第六晶体管M6的第二端均与第一电源线VDD电连接；第五晶体管M5的第一端和控制端，以及第六晶体管M6的控制端均与第七晶体管M7的第二端电连接，第七晶体管M7的控制端作为放大器的输入端，第八晶体管M8的第二端与第六晶体管M6的第一端电连接，控制端与第二参考电压线VREF2电连接，第七晶体管M7的衬底端和第八晶体管M8的衬底端均与第一衬底电压调整端102电连接；第七晶体管M7的第一端和第八晶体管M8的第一端均与第九晶体管M9的第一端电连接，第九晶体管M9的第二端与电压反馈输入端101电连接，控制端与第三参考电压线VREF3电连接。

其中，该放大器电路10为五管差分放大器电路，第九晶体管M9提供偏置电流，第七晶体管M7和第八晶体管M8是由衬底隔离器件组成输入差分对管，第七晶体管M7和第八晶体管M8的第一端为节点S。本发明实施例通过将第七晶体管M7的衬底端和第八晶体管M8的第一端均与第九晶体管M9的第一端电连接，第九晶体管M9的第二端与电压反馈输入端101电连接，将节点S的电压反馈至电压反馈输入端101。以及第七晶体管M7的衬底端和第八晶体管M8的衬底端均与第一衬底电压调整端102电连接，可以降低该放大器电路10中输入差分对管的阈值电压，避免因输入差分对管的阈值电压过高时，节点S的电压过低，导致提供偏置电流的第九晶体管M9进入线性区，偏置电流减小，放大器电路10的性能变差甚至不能工作，改善了放大器电路10的输入电压范围。

继续参见图4，在上述各实施例的基础上，可选地，反馈电路100包括：第十晶体管M10、第十一晶体管M11和第十二晶体管M12。第十晶体管M10的第二端与第一电源线VDD电连接；第十晶体管M10的控制端和第二端均与第十一晶体管M11的第一端电连接，第十一晶体管M11的控制端与第二参考电压线VREF2电连接，衬底端与第一衬底电压调整端102电连接，第二端与电压反馈输出端103电连接；第十二晶体管M12的第一端与电压反馈输出端103电连接，控制端与第三参考电压线VREF3电连接，第二端与电压反馈输入端101电连接。

其中，第十一晶体管M11的第二端为节点S1，在反馈电路100中设置第十晶体管M10、第十一晶体管M11和第十二晶体管M12，该反馈电路100与放大器电路10的结构相似，相当于将节点S的静态工作电压复制到反馈电路100，节点S1的电压与节点S的电压相等。本发明实施例采用节点S1代替节点S作为放大器电路10的反馈点可以避免节点S上噪声的干扰对衬底电压调整电路200产生影响。

继续参见图4，在上述各实施例的基础上，可选地，衬底电压调整电路200还包括：比较电路210、第四晶体管M4和负载I，比较电路210的第一输入端与第一参考电压线VREF1电连接，第二输入端与电压反馈输出端103电连接；第四晶体管M4的第一端与第四参考电压线电连接，控制端与比较电路210的输出端电连接，第二端与第二衬底电压调整端203电连接。负载I的第一端与第二衬底电压调整端203电连接，第二端与第二电源线VDD电连接。

其中，比较电路210例如可以是放大器，负载I例如可以是电流源或者电阻等阻性元件，第四晶体管M4和负载I构成源跟随器，使得第二衬底电压调整端203的电压随着比较电路210的输出端的电压的升高而升高。该降低晶体管的阈值电压的电路20降低放大电路中输入差分对管的阈值电压的工作原理为，当第七晶体管M7和第八晶体管M8的阈值电压较大时，节点S的电压降低，导致节点S1的电压降低，比较电路210的第二输入端的电压小于比较电路210的第一输入端的电压，比较电路210的输出端输出至第四晶体管M4的控制端，使得第四晶体管M4的控制端的电压升高，第四晶体管M4的第二端的电压随之升高，进而使得第七晶体管M7和第八晶体管M8的衬底端的电压升高，节点S的电压升高。由此，节点S的电压电压钳位在第一参考电压线VREF1上的第一参考电压。第九晶体管M9工作在饱和区，流过节点S1的电流增大，根据基尔霍夫电流定律，流过第七晶体管M7和第八晶体管M8的电流增大，即第七晶体管M7和第八晶体管M8的阈值电压降低。

另外，由于第四晶体管M4的第一端与第四参考电压线VREF4电连接，可以使输入差分对管的衬底端的电压不超过第四参考电压线VREF4上的第四参考电压，避免过高的衬底端电压使输入差分对管的寄生二极管正向导通。其中，第一参考电压例如可以为0.1V，第四参考电压例如可以为0.5V，使得输入差分对管的衬底端的电压限制在0.1V至0.5V之间。经过仿真结果表明，本发明实施例可以使输入差分对管的阈值电压最高降低100mV，显著改善了放大电路的因输入差分对管的阈值电压过高引起的性能退化。

在上述个实施例中，可选地，比较电路210为放大器，该放大器的输入差分对管为P型晶体管，从而使得0.1V的第一参考电压在该放大器的输入电压范围内，确保衬底电压调整电路200的正常工作。

需要说明的是，在图4中，第五晶体管M5、第六晶体管M6和第十晶体管M10为P型晶体管，第七晶体管M7、第八晶体管M8、第九晶体管M9、第十一晶体管M11和第十二晶体管M12为N型晶体管，并非对本发明的限定，在其他实施例中，还可以设置第五晶体管M5、第六晶体管M6和第十晶体管M10为N型晶体管，第七晶体管M7、第八晶体管M8、第九晶体管M9、第十一晶体管M11和第十二晶体管M12为P型晶体管，在实际应用中可以根据需要进行设定。

在上述各实施例中，可选地，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8、第九晶体管M9、第十晶体管M10、第十一晶体管M11和第十二晶体管M12均为金属-氧化物-半导体场效应晶体管(Metal Oxide Semiconductor FET，MOSFET，简称MOS管)。

本发明实施例还提供了一种NAND闪存，该NAND闪存包括：如本发明实施例任意实施例所述的放大器。

本发明实施例通过设置降低晶体管的阈值电压的电路，该电路根据放大电路中待调整晶体管的第一端的电压，调整待调整晶体管的衬底端的电压，根据晶体管的体效应，待调整晶体管的阈值电压降低。在现有技术中，NAND工艺中晶体管的阈值电压一般较高，限制了NAND闪存的应用和性能，采用调整晶体管的工艺的方案成本较高，降低了产品的竞争力。相比于现有技术，本发明实施例无需对放大电路中待调整晶体管的工艺进行改进，以及降低晶体管的阈值电压的电路中的元器件采用成本较低的生产工艺即可实现，因此，本发明实施例实现了采用较低的生产成本降低待调整晶体管的阈值电压的效果，提升了产品的竞争力。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种降低晶体管的阈值电压的电路，其特征在于，包括：

反馈电路，所述反馈电路包括电压反馈输入端、第一衬底电压调整端和电压反馈输出端，所述电压反馈输入端与所述晶体管的第一端电连接，所述第一衬底电压调整端与所述晶体管的衬底端电连接；

衬底电压调整电路，所述衬底电压调整电路包括第一基准电压输入端、比较电压输入端和第二衬底电压调整端，所述第一基准电压输入端与第一参考电压线电连接，所述比较电压输入端与所述电压反馈输出端电连接，所述第二衬底电压调整端与所述晶体管的衬底端电连接；所述衬底电压调整电路用于降低所述晶体管的衬底端的电压。

2.根据权利要求1所述的降低晶体管的阈值电压的电路，其特征在于，所述反馈电路还包括：

第一晶体管，所述第一晶体管的控制端与第二参考电压线电连接，第一端与第一电源线电连接，第二端与所述晶体管的第一端电连接，衬底端与所述晶体管的衬底端电连接。

3.根据权利要求2所述的降低晶体管的阈值电压的电路，其特征在于，所述反馈电路还包括：

第二晶体管，所述第二晶体管的第一端与所述晶体管的第一端电连接，控制端与第三参考电压线电连接，第二端与第二电源线电连接；

第三晶体管，所述第三晶体管的第一端与所述第一晶体管的第二端电连接，控制端与第三参考电压线电连接，第二端与第二电源线电连接。

4.根据权利要求1所述的降低晶体管的阈值电压的电路，其特征在于，所述衬底电压调整电路还包括：

放大器，所述放大器的第一输入端与所述第一参考电压线电连接，第二输入端与所述电压反馈输出端电连接；

源跟随器，所述源跟随器的第一电源输入端与第四参考电压线电连接，第二电源输入端与第二电源线电连接，电压输入端与所述放大器的输出端电连接，电压输出端与所述第二衬底电压调整端电连接。

5.根据权利要求4所述的降低晶体管的阈值电压的电路，其特征在于，所述源跟随器包括：

第四晶体管，所述第四晶体管的第一端与所述第四参考电压线电连接，控制端与所述放大器的输出端电连接，第二端与所述第二衬底电压调整端电连接；

负载，所述负载的第一端与所述第二衬底电压调整端电连接，第二端与所述第二电源线电连接。

6.一种放大器，其特征在于，包括：放大器电路和如权利要求1-5任一项所述的降低晶体管的阈值电压的电路，所述降低晶体管的阈值电压的电路用于降低所述放大器电路中的晶体管的阈值电压。

7.根据权利要求6所述的放大器，其特征在于，所述放大器电路包括：

第五晶体管和第六晶体管，所述第五晶体管和所述第六晶体管的第二端均与第一电源线电连接；

第七晶体管和第八晶体管，所述第五晶体管的第一端和控制端，以及所述第六晶体管的控制端均与所述第七晶体管的第二端电连接，所述第七晶体管的控制端作为所述放大器的输入端，所述第八晶体管的第二端与所述第六晶体管的第一端电连接，控制端与第二参考电压线电连接，所述第七晶体管的衬底端和所述第八晶体管的衬底端均与所述第一衬底电压调整端电连接；

第九晶体管，所述第七晶体管的第一端和所述第八晶体管的第一端均与所述第九晶体管的第一端电连接，所述第九晶体管的第二端与所述电压反馈输入端电连接，控制端与第三参考电压线电连接。

8.根据权利要求7所述的放大器，其特征在于，所述反馈电路包括：

第十晶体管，所述第十晶体管的第二端与所述第一电源线电连接；

第十一晶体管，所述第十晶体管的控制端和第二端均与所述第十一晶体管的第一端电连接，所述第十一晶体管的控制端与所述第二参考电压线电连接，衬底端与所述第一衬底电压调整端电连接，第二端与所述电压反馈输出端电连接；

第十二晶体管，所述第十二晶体管的第一端与所述电压反馈输出端电连接，控制端与所述第三参考电压线电连接，第二端与所述电压反馈输入端电连接。

9.根据权利要求8所述的放大器，其特征在于，

所述第五晶体管、所述第六晶体管和所述第十晶体管为P型晶体管，所述第七晶体管、所述第八晶体管、所述第九晶体管、所述第十一晶体管和所述第十二晶体管为N型晶体管；

或者，所述第五晶体管、所述第六晶体管和所述第十晶体管为N型晶体管，所述第七晶体管、所述第八晶体管、所述第九晶体管、所述第十一晶体管和所述第十二晶体管为P型晶体管。

10.一种NAND闪存，其特征在于，包括：如权利要求6-9任一项所述的放大器。

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